特許

J-GLOBAL ID：200903075096104206

半導体装置

発明者： 金丸 浩
出願人/特許権者： 富士電機デバイステクノロジー株式会社
代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2002-356828
公開番号（公開出願番号）：特開2004-193212
出願日： 2002年12月09日
公開日（公表日）： 2004年07月08日
要約：

【課題】総合損失の一層の低減と、ターンオフ時の電圧・電流波形の振動の抑制を図ることができる半導体装置を提供する。【解決手段】ドリフト領域内にn+ バッファ領域3を形成し、定格電圧を印加したときに第1n- ドリフト領域5に広がる空乏層の先端をn+ バッファ領域3内で停止するように、第1n- ドリフト領域5の幅とn+ バッファ領域3の不純物ドーズ量を所定の値に決め、さらに第2n- ドリフト領域6の幅を所定の値にすることで、ターンオフ損失と定常損失を合わせた総合損失の低減を図り、ターンオフ時の電圧・電流波形の振動を抑制する。【選択図】 図1

請求項（抜粋）：

第1導電形の半導体基板の第1主面に形成した第2導電形の第1半導体領域と、該第1半導体領域の表面に形成した第1導電形の第2半導体領域と、前記第1半導体領域と前記半導体基板に挟まれた前記第1半導体領域上にゲート絶縁膜を介して形成したゲート電極と、前記第2半導体領域上に形成した第1主電極と、前記半導体基板の第2主面に形成した第2導電形の第3半導体領域と、該第3半導体領域上に形成した第2主電極とを具備する半導体装置もしくは、 第1導電形の半導体基板の第1主面に形成した第2導電形の第1半導体領域と、該第1半導体領域の表面に形成した第1導電形の第2半導体領域と、前記第1半導体領域と前記第2半導体領域を貫通し前記半導体基板に達して形成されたトレンチと、該トレンチ内にゲート絶縁膜を介して形成したゲート電極と、前記第2半導体領域上に形成した第1主電極と、前記半導体基板の第2主面に形成した第2導電形の第3半導体領域と、該第3半導体領域上に形成した第2主電極とを具備する半導体装置において、 前記第1半導体領域と前記第3半導体領域に挟まれた前記半導体基板内に前記第1半導体領域および前記第3半導体領域と離して、前記半導体基板より高い不純物濃度の第1導電形の第4半導体領域を形成し、定格電圧の印加により形成される空乏層の先端が、該第4半導体領域内に留まることを特徴とする半導体装置。

IPC (1件)：

H01L29/78

FI (3件)：

H01L29/78 652H ,  H01L29/78 653A ,  H01L29/78 655A

引用特許：

審査官引用 (3件)

• 半導体装置
  公報種別：公開公報   出願番号：特願2001-036353   出願人：富士電機株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願2001-395241   出願人：株式会社東芝
• 半導体装置
  公報種別：公開公報   出願番号：特願平11-246574   出願人：株式会社東芝