特許
J-GLOBAL ID：200903075922312309

半導体装置及びその製造方法

発明者：
赤松 和夫

赤松 和夫 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (3件)： 伊藤 洋二 ,  三浦 高広 ,  水野 史博
公報種別：公開公報
出願番号（国際出願番号）：特願2002-322741
公開番号（公開出願番号）：特開2004-158638
出願日： 2002年11月06日
公開日（公表日）： 2004年06月03日
要約：
【課題】容量ばらつきを低減させることができ、かつ、従来よりも小さな面積で大容量とすることができるメタル膜/誘電体膜/メタル膜構造のキャパシタを有する半導体装置及びその製造方法を提供する。【解決手段】多層配線において、第2層間絶縁膜14の上にTi膜16a、TiN膜16b、及びAl-Cu膜16cとを順に基板上に積層形成する。Al-Cu膜16cの成膜後、Tiをターゲットに用いたN2+Ar雰囲気下での反応性スパッタリングを行うことで、Al-Cu膜16cの上にAlN膜16e、TiN膜16dを順に成膜する。これにより、Al-Cu膜16c/AlN膜16e/TiN膜16dにて構成されるキャパシタを形成する。【選択図】 図2
請求項（抜粋）：
半導体基板(1)の上に形成されたAl合金膜(13c、16c、19c)と、Al合金膜の上に形成されたTiNを含む反射防止膜(13d、16d、19d)とを有する多層配線を備えてなる半導体装置において、 前記半導体基板の上に形成された前記Al合金膜(16c)と、 前記Al合金膜の上にスパッタリング法により形成されたAlN膜(16e)と、 前記AlN膜の上に形成された前記反射防止膜(16d)とを有して構成されたキャパシタを備えていることを特徴とする半導体装置。
IPC (6件)：
H01L21/822 ,  H01L21/3205 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088
FI (4件)：
H01L27/04 C ,  H01L21/88 S ,  H01L27/08 102D ,  H01L27/06 102A
Fターム (56件)：
5F033HH04 ,  5F033HH09 ,  5F033HH18 ,  5F033HH27 ,  5F033HH32 ,  5F033HH33 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK09 ,  5F033KK18 ,  5F033KK27 ,  5F033KK32 ,  5F033KK33 ,  5F033MM05 ,  5F033MM08 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP16 ,  5F033PP18 ,  5F033QQ03 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR15 ,  5F033SS04 ,  5F033VV01 ,  5F033VV10 ,  5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038AC17 ,  5F038AC18 ,  5F038EZ14 ,  5F038EZ20 ,  5F048AB01 ,  5F048AB03 ,  5F048AC01 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BC06 ,  5F048BE03 ,  5F048BF02 ,  5F048BF06 ,  5F048BF11 ,  5F048BF12 ,  5F048BF16 ,  5F048BG13 ,  5F048DA23
引用特許：
審査官引用 (3件)

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