CMOSウェル構造およびその形成方法

発明者： , , ,
出願人/特許権者：
代理人 (3件)：坂口博 , 市位嘉宏 , 上野剛史
公報種別：公開公報
出願番号（国際出願番号）：特願2004-328193
公開番号（公開出願番号）：特開2005-150731
出願日： 2004年11月11日
公開日（公表日）： 2005年06月09日
要約：

【課題】CMOSウェル構造および形成方法を提供すること【解決手段】CMOSウェル構造を形成する方法は、複数の第1の導電型ウェルを基板の上に形成することを含み、その複数の第1の導電型ウェルの各々は第1のマスクのそれぞれの開口に形成される。第1の導電型ウェルの各々の上にキャップが形成され、第1のマスクが除去される。側壁スペーサが第1の導電型ウェルの各々の側壁に形成される。複数の第2の導電型ウェルが形成され、その複数の第2の導電型ウェルの各々はそれぞれの第1の導電型ウェルの間に形成される。複数の浅いトレンチ分離が第1の導電型ウェルと第2の導電型ウェルの間に形成される。複数の第1の導電型ウェルは第1の選択エピタキシャル成長プロセスで形成され、複数の第2の導電型ウェルは第2の選択エピタキシャル成長プロセスで形成される。【選択図】図11

請求項（抜粋）：

CMOSウェル構造を形成する方法であって、複数の開口を有する第1のマスクを、基板上に形成するステップと、複数の第1の導電型ウェルを前記基板の上に形成するステップであって、前記複数の第1の導電型ウェルの各々が前記第1のマスクのそれぞれの開口に形成されるステップと、前記第1の導電型ウェルの各々の上にキャップを形成するステップと、前記第1のマスクを除去するステップと、側壁スペーサを前記第1の導電型ウェルの各々の側壁に形成するステップと、複数の第2の導電型ウェルを形成するステップであって、前記複数の第2の導電型ウェルの各々がそれぞれの第1の導電型ウェルの間に形成されるステップとを備える方法。

IPC (4件)：

H01L21/76 , H01L21/8238 , H01L27/08 , H01L27/092

FI (5件)：

H01L21/76 E , H01L27/08 331A , H01L27/08 331D , H01L21/76 L , H01L27/08 321B

Fターム (25件)：

5F032AA34 , 5F032AA82 , 5F032BA02 , 5F032CA17 , 5F032CA20 , 5F032DA12 , 5F032DA16 , 5F032DA24 , 5F032DA30 , 5F032DA33 , 5F032DA43 , 5F032DA78 , 5F048AA01 , 5F048AA04 , 5F048AC03 , 5F048BA02 , 5F048BA06 , 5F048BA07 , 5F048BA12 , 5F048BE02 , 5F048BE03 , 5F048BE04 , 5F048BE08 , 5F048BG13 , 5F048DA23

引用特許：

審査官引用 (6件)

特開昭58-168258
特開昭61-018148
特開昭58-032430

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