特許

J-GLOBAL ID：200903076306311737

半導体装置の製造方法

発明者： 大村 光広 ,  成田 雅貴
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平11-272304
公開番号（公開出願番号）：特開2001-093888
出願日： 1999年09月27日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】 炭素を主成分とする膜を利用してそのパターニングにドライエッチング法を用い、ゲート絶縁膜をエッチングしないガスを使用して、ゲート絶縁膜が劣化せず、半導体基板がエッチングされないゲート形成方法を提供する。【解決手段】 半導体基板上にゲート及びゲート配線を形成する場合において、半導体基板1上に形成された絶縁膜3上に炭素を主成分とする膜4を形成する。膜4上に所定のマスク6を形成して、膜4を加工しパターンを形成する。膜4は酸素、窒素、一酸化炭素、アルゴンなどハロゲンを含まないガスもしくはその混合ガスを用いたドライエッチングによりエッチングされ、このエッチングは、絶縁膜3により選択的に停止される。SiO2 などの絶縁膜3はハロゲンを含むガスを用いたドライエッチングでエッチングされるが、ハロゲンを含まない前記ガスを用いたドライエッチングではエッチングがほとんど進行しない。

請求項（抜粋）：

半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に炭素を主成分とする膜を形成する工程と、前記炭素を主成分とする膜上に所定のパターンを有するマスクを形成する工程と、前記マスクを用い、酸素を含むガスで前記炭素を主成分とする膜をエッチングして開口部を形成する工程と、前記マスクを除去し、前記炭素を主成分とする膜の開口部内に導電材を埋め込む工程と、前記炭素を主成分とする膜を除去する工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/3065 ,  H01L 21/28 ,  H01L 21/3213 ,  H01L 29/78 ,  H01L 21/336

FI (5件)：

H01L 21/28 F ,  H01L 21/302 M ,  H01L 21/88 D ,  H01L 29/78 301 G ,  H01L 29/78 301 P

Fターム (55件)：

4M104AA01 ,  4M104BB01 ,  4M104BB20 ,  4M104BB25 ,  4M104CC05 ,  4M104DD03 ,  4M104DD04 ,  4M104DD37 ,  4M104DD43 ,  4M104DD75 ,  4M104DD78 ,  4M104DD84 ,  4M104EE09 ,  4M104EE12 ,  4M104EE14 ,  4M104FF14 ,  4M104GG09 ,  4M104GG14 ,  4M104HH20 ,  5F004AA04 ,  5F004AA06 ,  5F004DA23 ,  5F004DA25 ,  5F004DA26 ,  5F004EA03 ,  5F004EA15 ,  5F004EA16 ,  5F004EA22 ,  5F033HH07 ,  5F033HH25 ,  5F033PP15 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ15 ,  5F033QQ19 ,  5F033QQ23 ,  5F033QQ25 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR25 ,  5F033SS11 ,  5F033SS21 ,  5F033TT08 ,  5F033VV06 ,  5F033XX18 ,  5F040DA29 ,  5F040DB01 ,  5F040DC01 ,  5F040EF02 ,  5F040EK05 ,  5F040FA00 ,  5F040FC10 ,  5F040FC21

引用特許：

審査官引用 (3件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平7-060188   出願人：富士通株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-329698   出願人：株式会社東芝
• 特開昭60-117723