特許
J-GLOBAL ID：200903076340018810

ピーク・プログラム電流低減装置および方法

発明者：
ピーター・ケー・ナージ

ピーター・ケー・ナージ について


出願人/特許権者：
モトローラ・インコーポレイテッド

モトローラ・インコーポレイテッド について


代理人 (1件)： 大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-384226
公開番号（公開出願番号）：特開2001-222882
出願日： 2000年12月18日
公開日（公表日）： 2001年08月17日
要約：
【要約】【課題】 メモリにおいてピーク・プログラム電流を低減する装置および方法を提供する。【解決手段】 メモリ(26)は、行および列に配列され、複数の電流端子(30)を有するメモリ・セル(29)のアレイを有し、複数の電流端子の各々に電流が順次供給される。アレイは、半導体チップ(32)内に製作され、半導体チップ内にある電流源(27)への接続部は、半導体チップ内において、ビアによって接続された複数の金属層を含む。一実施例では、アレイは、電流源を備えた半導体チップ内に集積されたトンネル接合MRAMセルを含む。電流源は、メモリ・セルのアレイと半導体チップ内の電流源への接続部との間に一体化され、連続的に動作する。
請求項（抜粋）：
メモリ(26)におけるピーク・プログラム電流を低減する装置(25)であって、n本のプログラミング経路(30)を有し、前記n本の経路に対して合計Iのプログラミング電流を与え、前記n本のプログラミング経路に接続されたn個のスイッチであって、各プログラミング経路毎に1つ設けられるところのスイッチ(31)を備え、該n個のスイッチを1度に1つずつ動作させることにより、瞬時プログラミング電流をIの1/nに低減することを特徴とする装置(25)。
IPC (2件)：
G11C 11/14 ,  G11C 11/15
FI (2件)：
G11C 11/14 Z ,  G11C 11/15
引用特許：
審査官引用 (6件)
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