特許

J-GLOBAL ID：200903076425909900

半導体装置

発明者： 茂 原 宏 ,  衣 笠 昌 典 ,  瀧 場 明 ,  磯 畑 良 一
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-125904
公開番号（公開出願番号）：特開平10-321842
出願日： 1997年05月15日
公開日（公表日）： 1998年12月04日
要約：

【要約】【課題】 サージ電圧が印加されても素子特性が劣化するのを可及的に防止するとともに素子サイズを可及的に小さくすることを可能にする。【解決手段】 第1導電型の半導体基板1と、この半導体基板上に形成されたゲート電極4と、半導体基板におけるゲート電極の両側の領域のうちの一方の領域に、ゲート電極と近接して形成された第2導電型の第1のドレイン領域12b1と、半導体基板におけるゲート電極の両側の領域のうちの他方の領域に、ゲート電極と近接して形成された第2導電型のソース領域12aと、一方の領域に第1のドレイン領域とは分離されかつこの第1のドレイン領域よりもソース領域から離れて形成された第2導電型の第2のドレイン領域12b2 と、第1および第2のドレイン領域を接続し、第1および第2のドレイン領域よりも抵抗の高い第1の接続部8b2 と、第2のドレイン領域に電気的に接続するように形成されたドレイン電極18bと、ソース領域と電気的に接続するように形成されたソース電極18aと、を備えていることを特徴とする。

請求項（抜粋）：

第1導電型の半導体基板と、この半導体基板上に形成されたゲート電極と、前記半導体基板における前記ゲート電極の両側の領域のうちの一方の領域に、前記ゲート電極と近接して形成された第2導電型の第1のドレイン領域と、前記半導体基板における前記ゲート電極の両側の領域のうちの他方の領域に、前記ゲート電極と近接して形成された第2導電型のソース領域と、前記一方の領域に、前記第1のドレイン領域とは隔離されかつこの第1のドレイン領域よりも前記ソース領域から離れて形成された第2導電型の第2のドレイン領域と、前記第1および第2のドレイン領域を接続し、前記第1および第2のドレイン領域よりも抵抗の高い第1の接続部と、前記第2のドレイン領域に電気的に接続するように形成されたドレイン電極と、前記ソース領域と電気的に接続するように形成されたソース電極と、を備えていることを特徴とする半導体装置。

FI (2件)：

H01L 29/78 301 S ,  H01L 29/78 301 J

引用特許：

審査官引用 (2件)

• 電界効果トランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願平6-224384   出願人：エイ・ティ・アンド・ティグローバルインフォメーションソルーションズインターナショナルインコーポレイテッド
• 半導体装置
  公報種別：公開公報   出願番号：特願平4-255738   出願人：日本電気株式会社