半導体装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：前田弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-032560
公開番号（公開出願番号）：特開2000-232224
出願日： 1999年02月10日
公開日（公表日）： 2000年08月22日
要約：

【要約】【課題】高耐圧電界効果トランジスタ(DMOSFET)の耐圧を向上させる。【解決手段】半導体基板100上のn型のエピタキシャル層101にDMOS用ゲート電極106Cを形成する。エピタキシャル層101におけるDMOS用ゲート電極106Cの一方側に、p型のボディ層107をDMOS用ゲート電極106Cの下方にまで拡がるように形成した後、n型の第1の低濃度不純物層109aと該第1の低濃度不純物層109aに囲まれるn型の第1の高濃度不純物層109bとを有するDMOS用ソース層109をボディ層107に囲まれるように形成する。エピタキシャル層101におけるDMOS用ゲート電極106Cの他方側に、DMOS用ドレイン層110をDMOS用ゲート電極106Cから離れるように形成する。ソース電極115をDMOS用ゲート電極106Cの端部が覆われるように形成する。

請求項（抜粋）：

第1導電型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板における前記ゲート電極の一方側に、前記ゲート電極の下方にまで拡がるように形成された第2導電型のボディ層と、前記半導体基板における前記ゲート電極の一方側に、前記ボディ層に囲まれるように形成された第1導電型のソース層と、前記半導体基板における前記ゲート電極の他方側に、前記ゲート電極から離れるように形成された第1導電型のドレイン層と、前記半導体基板の上に全面に亘って形成された層間絶縁膜と、前記層間絶縁膜の内部及び上部に形成され、前記ソース層と接続されるソース電極と、前記層間絶縁膜の内部及び上部に形成され、前記ドレイン層と接続されるドレイン電極とを備え、前記ソース層は、第1導電型の低濃度不純物層と、該低濃度不純物層に囲まれる第1導電型の高濃度不純物層とを有しており、前記ソース電極は、前記層間絶縁膜を介して前記ゲート電極の端部を覆っていることを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 , H01L 21/8234 , H01L 27/088

FI (4件)：

H01L 29/78 301 D , H01L 27/08 102 A , H01L 29/78 301 C , H01L 29/78 301 W

Fターム (32件)：

5F040DA00 , 5F040DB03 , 5F040DC01 , 5F040EB01 , 5F040ED09 , 5F040EE05 , 5F040EF02 , 5F040EF13 , 5F040EF18 , 5F040EH05 , 5F040EH07 , 5F040EK01 , 5F040FA03 , 5F040FB02 , 5F040FC05 , 5F048AA05 , 5F048AB07 , 5F048AB08 , 5F048AC03 , 5F048BA01 , 5F048BB16 , 5F048BB18 , 5F048BC03 , 5F048BC06 , 5F048BC07 , 5F048BC19 , 5F048BC20 , 5F048BE03 , 5F048BF16 , 5F048BG12 , 5F048DA05 , 5F048DA23

引用特許：

審査官引用 (8件)

MOS電界効果半導体装置の製造方法
公報種別：公開公報出願番号：特願平4-350697 出願人：トヨタ自動車株式会社
特開平2-146774
横型電界効果トランジスタ
公報種別：公開公報出願番号：特願平6-022930 出願人：富士電機株式会社

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