特許
J-GLOBAL ID：200903077280468728
配線接続部設計方法及び半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2001-272228
公開番号（公開出願番号）：特開2003-086681
出願日： 2001年09月07日
公開日（公表日）： 2003年03月20日
要約：
【要約】【課題】 配線接続部に要求される電気的仕様を満足させながら、配線設計時の自由度を向上できる配線接続部設計方法及び半導体装置を提供する。【解決手段】 まず、配線1Aと配線4Aとの間に流れる電流量を見積り、配線1Aと配線4Aとの接続に必要なスタックビアの数を決める。次に、スタックビアの数を基に、スタックビアの位置を決めるための仮想配線の本数を決める。その後、仮想配線を配線1Aの上方の配線4Aの形成領域に例えば等間隔で配置し、配線1Aと仮想配線との交差部にスタックビア14を生成する。その後、仮想配線を除去し、配線4Aを生成する。必要に応じて、スタックビア14の間を通る配線2Aを生成する。
請求項（抜粋）：
半導体装基板の上方の相互に異なる配線層に形成される第1の配線と第2の配線との配線接続部設計方法において、前記第1の配線と前記第2の配線との間に流れる電流量を基に前記第1の配線と前記第2の配線との接続に必要なスタックビアの数を決める工程と、前記スタックビアの数を基に仮想配線の本数を決める工程と、前記第1の配線の上方の前記第2の配線の形成領域内に前記仮想配線を複数本配置する工程と、前記第1の配線と前記複数の仮想配線とが交差する部分に複数のスタックビアを生成する工程と、前記仮想配線を削除する工程と、前記第2の配線を生成する工程とを有することを特徴とする配線接続部設計方法。
Fターム (8件)：
5F064EE08
, 5F064EE09
, 5F064EE10
, 5F064EE16
, 5F064EE23
, 5F064EE26
, 5F064EE27
, 5F064EE57
