特許
J-GLOBAL ID：200903077354089724
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2004-142389
公開番号（公開出願番号）：特開2005-327799
出願日： 2004年05月12日
公開日（公表日）： 2005年11月24日
要約：
【課題】MOSFETでは素子領域形成後、バリアメタル層に連続して配線層を形成し、水素シンタを行っている。しかし、バリアメタル層の吸蔵特性のためnチャネル型の場合、閾値電圧が下がってしまう。そのため、チャネル層の不純物濃度を上げており、オン抵抗の低減が進まない問題があった。【解決手段】本発明は、バリアメタル層形成後、層間絶縁膜上のバリアメタル層に開口部を設け、配線層形成後に水素シンタ処理を行う。これにより、基板に達する水素量を更に増やし、閾値電圧の低下を抑制する。チャネル層の不純物濃度も低くできるので、オン抵抗が低減する。【選択図】 図1
請求項（抜粋）：
シリコン半導体基板上に所望の素子領域を形成する工程と、
前記素子領域の一部を覆う絶縁膜を形成する工程と、
前記基板上を覆い前記絶縁膜上の一部に開口部を有する第1金属層を形成する工程と、
全面に第2金属層を形成する工程と、
前記基板表面に水素を導入する工程と、
を具備することを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L29/78
, H01L21/28
, H01L21/322
, H01L21/336
, H01L29/417
H01L29/78 652M
, H01L29/78 653A
, H01L21/28 301R
, H01L21/322 Z
, H01L29/50 M
, H01L29/78 658F
, H01L29/78 658Z
4M104BB13
, 4M104BB14
, 4M104BB30
, 4M104BB36
, 4M104CC05
, 4M104DD06
, 4M104DD26
, 4M104FF01
, 4M104FF06
, 4M104FF13
, 4M104FF17
, 4M104FF18
, 4M104HH03
, 4M104HH06
