特許

J-GLOBAL ID：200903077508022687

半導体装置の製造方法

発明者： 古川 学
出願人/特許権者： NECエレクトロニクス株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願2002-140023
公開番号（公開出願番号）：特開2003-332449
出願日： 2002年05月15日
公開日（公表日）： 2003年11月21日
要約：

【要約】【課題】 不良の発生した配線層を直後の工程で発見し、当該配線層まで除去し、その層を再構築することでフィードバック時間を短縮した製造方法を提供する。【解決手段】 半導体基板に形成した素子上に多層の配線層を備える半導体装置の製造に際し、配線層の不良を検査するためのテスト素子を形成する工程(S100)と、テスト素子に接続される1ないし数層の配線層を形成する工程(S101)と、配線層を形成した後にパッド及びテスト素子を利用して当該配線層の検査を行う工程(S102,S103)と、配線層が不良の配線の場合に当該不良の配線層を除去する工程(S104)と、除去した配線層を再度形成する工程とを含む。不良の発生した配線層の直後に当該配線層を除去して再構築することで、製造歩留りを向上し、フィードバック時間を短縮することができる。

請求項（抜粋）：

半導体基板に形成された素子と、前記半導体基板上に形成されて前記素子に電気接続される多層の配線層を備える半導体装置において、前記素子を形成する際に前記半導体基板の一部に前記配線層の不良を検査するためのテスト素子を形成する工程と、前記テスト素子に接続される1ないし数層の配線層を形成すると同時に検査用のパッドを形成する工程と、前記1ないし数層の配線層を形成した後に前記パッド及び前記テスト素子を利用して当該配線層の検査を行う工程と、当該検査によって前記配線層が不良の配線と検査された場合に当該不良の配線層を除去する工程と、前記除去した配線層を再度形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/822 ,  H01L 21/66 ,  H01L 27/04

FI (3件)：

H01L 21/66 E ,  H01L 27/04 T ,  H01L 27/04 D

Fターム (11件)：

4M106AA01 ,  4M106AA07 ,  4M106BA01 ,  4M106CA16 ,  4M106DD01 ,  5F038CD20 ,  5F038DT04 ,  5F038DT11 ,  5F038DT12 ,  5F038EZ11 ,  5F038EZ20

引用特許：

審査官引用 (2件)

• 集積回路装置及びその製造方法
  公報種別：公開公報   出願番号：特願平5-031580   出願人：株式会社日立製作所
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-361107   出願人：日本電気株式会社