特許
J-GLOBAL ID：200903077546228515
半導体記憶装置
出願人/特許権者：
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-232732
公開番号（公開出願番号）：特開平8-096573
出願日： 1994年09月28日
公開日（公表日）： 1996年04月12日
要約：
【要約】【目的】パイプラインの各段を有効に利用した半導体記憶装置を提供する。【構成】クロックφ1を所定遅延時間遅延してクロックφ2,φ3を発生する制御回路16を備える。3段で構成されたパイプラインの各段を区切るラッチ回路2,4,13のうち、ラッチ回路2,13はクロックφ1に同期して動作し、ラッチ回路4はクロックφ2に同期して動作し、またリードバッファ11はクロックφ3に同期して動作するので、パイプラインの1段目のデータ伝達が終了すると、次のサイクルの外部クロックCLKの供給を待たずともパイプラインの2段目のデータ伝達が開始される。
請求項（抜粋）：
データ記憶用のメモリセルアレイと、アドレス信号及び書込データの供給を受け前記メモリセルアレイに対する前記データの書込および記憶データの読出を行いこの読出データを出力するセンスアンプと、前記アドレス信号,前記書込データ及び前記読出データを含む伝送データの各々をラッチしクロックに同期してそれぞれ次段に出力する入力側の第1,中間の第2及び出力側の第3の一時記憶回路により分割されパイプライン動作によりこの伝送データをそれぞれ伝達するデータ伝達回路とを備える半導体記憶装置において、前記第1及び第3の一時記憶回路に前記クロック対応の第1のクロックに同期して前記伝送データの出力制御を行わせるとともに前記第2の一時記憶回路に前記第1のクロックのタイミングより予め定めた時間の分先立って前記伝送データの出力制御を行わせる制御回路を備えることを特徴とする半導体記憶装置。
引用特許：
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