半導体記憶装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2005-112495
公開番号（公開出願番号）：特開2006-294116
出願日： 2005年04月08日
公開日（公表日）： 2006年10月26日
要約：

【課題】2トランジスタ型のゲインセルにおいて、誤動作なく安定した読出しが可能で、かつ、面積の小さいメモリセルを有する半導体記憶装置を提供する。【解決手段】書込みトランジスタM2及び読出しトランジスタM1を有する2トランジスタ型ゲインセルメモリにおいて、書込みワード線WWL、読出しワード線RWL、書込みビット線WBL、及び読出しビット線RBLをそれぞれ別に用意し、各々独立に印加電圧を設定する。さらに、メモリセルMCを、隣接するメモリセルMCと同一の読出しワード線RWL、及び書込みビット線WBLに接続する。【選択図】図1

請求項（抜粋）：

書込みトランジスタと読出しトランジスタとを含むメモリセルを行列状に配置したメモリセルアレイを有する半導体記憶装置であって、前記書込みトランジスタの制御電極は書込みワード線に接続され、前記書込みトランジスタのソースあるいはドレイン領域の一方は書込みビット線に接続され、前記書込みトランジスタのソースあるいはドレイン領域の他方は前記読出しトランジスタの制御電極に接続され、前記読出しトランジスタのソースあるいはドレイン領域の一方は読出しワード線に接続され、前記読出しトランジスタのソースあるいはドレイン領域の他方は読出しビット線に接続され、前記読出しトランジスタのソースあるいはドレイン領域の一方は隣接メモリセルと同一の読出しワード線に接続され、前記読出しトランジスタのソースあるいはドレイン領域の他方は前記隣接メモリセルと異なる読出しビット線に接続され、前記書込みトランジスタのソースあるいはドレイン領域の一方は前記隣接メモリセルと同一の書込みビット線に接続され、前記書込みトランジスタの制御電極は前記隣接メモリセルと異なる書込みワード線に接続されていることを特徴とする半導体記憶装置。

IPC (3件)：

G11C 11/405 , H01L 27/108 , H01L 21/824

FI (2件)：

G11C11/34 352B , H01L27/10 321

Fターム (17件)：

5F083AD69 , 5F083GA11 , 5F083HA02 , 5F083JA35 , 5F083LA12 , 5F083LA16 , 5F083NA01 , 5M024AA37 , 5M024AA53 , 5M024BB02 , 5M024CC02 , 5M024HH14 , 5M024PP01 , 5M024PP03 , 5M024PP04 , 5M024PP05 , 5M024PP07

引用特許：

出願人引用 (1件)

半導体記憶装置
公報種別：公開公報出願番号：特願平11-221777 出願人：ソニー株式会社

審査官引用 (7件)

特開昭56-083886
特開昭56-083887
特開平2-014488

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