特許
J-GLOBAL ID：200903077901880253
マルチレベルスレッシュホールド電圧格納可能なPMOSフラッシュメモリセル
発明者：
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-302967
公開番号（公開出願番号）：特開平9-181204
出願日： 1996年11月14日
公開日（公表日）： 1997年07月11日
要約：
【要約】【課題】 セルのスレッシュホールド電圧を正確に制御可能であり且つ信頼性がありより多くの数のビットデータを格納することの可能な半導体メモリセルを提供する。【解決手段】 PチャンネルフラッシュEEPROMセル(40)は、N型ウエル(42)内に形成されているP+ソース(50)及びP+ドレイン(52)領域と、それらの間に延在するチャンネル(51)とを有している。トンネル動作用酸化物からなる薄い層(62)がチャンネルの上側に設けられている。ポリシリコンフローティングゲート(56)及びポリシリコン制御ゲート(58)が誘電体層(57)によって分離されておりトンネル動作用酸化物の上側に設けられている。プログラミングはホットエレクトロン注入を介して行なわれ、一方消去は電子のトンネル動作によって行なわれる。セルのスレッシュホールド電圧はプログラミング期間中フローティングゲートへ結合される電圧の大きさによって精密に制御することが可能である。
請求項（抜粋）：
半導体メモリセルにおいて、P+ソースと、P+ドレインと、前記P+ソース及び前記P+ドレインとの間に延在しているチャンネル領域とが内部に形成されているN型ウエル領域、前記ウエル領域の上側に設けた第一絶縁層、前記第一絶縁層の上側に設けたフローティングゲート、前記フローティングゲートの上側に設けた第二絶縁層、前記第二絶縁層の上側に設けた制御ゲート、を有しており、前記セルが、前記制御ゲートへ印加されるプログラム電圧に応答して、前記N型領域及び前記P+ドレインの接合から前記フローティングゲート内へのホットエレクトロン注入によってプログラムされ、前記セルのスレッシュホールド電圧は複数個のプログラムレベルのうちのいずれか1つへプログラム可能であり、前記スレッシュホールド電圧は前記プログラム電圧の大きさによって決定されることを特徴とする半導体メモリセル。
IPC (5件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, G11C 16/02
, H01L 27/115
H01L 29/78 371
, G11C 17/00 307 A
, H01L 27/10 434
