特許
J-GLOBAL ID：200903077936331600

半導体装置

発明者：
大川 眞一

大川 眞一 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2007-297844
公開番号（公開出願番号）：特開2009-124011
出願日： 2007年11月16日
公開日（公表日）： 2009年06月04日
要約：
【課題】LSIのメモリマクロ部におけるMISFETの特性ばらつきを抑制する。【解決手段】メモリセル部110を構成するMISFETのゲート長は、ロジック部200を構成するMISFETのゲート長より長く、センスアンプ部120を構成するMISFETのゲート長はメモリセル部110を構成するMISFETのゲート長より長くなるように調整されている。ここで、メモリセル部110を構成するMISFETは、ロジック部200を構成するMISFETのポケット注入領域7aに対して、不純物濃度が薄く、かつ広く分布したポケット注入領域7bを有している。一方、センスアンプ部120を構成するMISFETはポケット注入領域を有していない。【選択図】図13
請求項（抜粋）：
半導体基板の主面に設けられている第1MISFETおよび第2MISFETを備えた半導体装置であって、 前記第1MISFETは、 前記半導体基板上に第1ゲート絶縁膜を介して設けられている第1ゲート電極と、 前記第1ゲート電極の両側壁側下の前記半導体基板に設けられている第1導電型の一対の第1エクステンション領域と、 前記第1ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第1ゲート電極から前記第1エクステンション領域より離れている前記第1導電型の一対の第1ソース・ドレイン領域と、 前記第1ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第1エクステンション領域を覆うように前記第1ソース・ドレイン領域に接している前記第1導電型とは逆の第2導電型の一対の第1ポケット注入領域とを有し、 前記第2MISFETは、 前記半導体基板上に前記第1ゲート絶縁膜と同じ膜厚の第2ゲート絶縁膜を介して設けられている第2ゲート電極と、 前記第2ゲート電極の両側壁側下の前記半導体基板に設けられている前記第1導電型の一対の第2エクステンション領域と、 前記第2ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第2ゲート電極から前記第2エクステンション領域より離れている前記第1導電型の一対の第2ソース・ドレイン領域と、 前記第2ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第2エクステンション領域を覆うように前記第2ソース・ドレイン領域に接している前記第2導電型の一対の第2ポケット注入領域とを有し、 前記第2ポケット注入領域は、前記第1ポケット注入領域に対して、不純物濃度が薄く、かつ広く分布していることを特徴とする半導体装置。
IPC (5件)：
H01L 21/823 ,  H01L 27/088 ,  H01L 21/824 ,  H01L 27/11 ,  H01L 27/10
FI (4件)：
H01L27/08 102B ,  H01L27/08 102C ,  H01L27/10 381 ,  H01L27/10 461
Fターム (39件)：
5F048AA01 ,  5F048AA07 ,  5F048AB01 ,  5F048AB03 ,  5F048AB06 ,  5F048AB07 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB03 ,  5F048BB06 ,  5F048BB08 ,  5F048BB12 ,  5F048BB14 ,  5F048BB15 ,  5F048BB18 ,  5F048BC06 ,  5F048BC18 ,  5F048BC20 ,  5F048BD04 ,  5F048BD10 ,  5F048BE04 ,  5F048BF06 ,  5F048BF16 ,  5F048BG13 ,  5F048DA25 ,  5F083BS27 ,  5F083JA35 ,  5F083LA03 ,  5F083LA09 ,  5F083NA01 ,  5F083PR37 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083ZA12
引用特許：
出願人引用 (1件) 審査官引用 (1件)

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