特許
J-GLOBAL ID：200903078014199432
半導体装置およびその製造方法
発明者：
,
,
,
出願人/特許権者：
代理人 (1件)：
布施 行夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-097452
公開番号（公開出願番号）：特開平9-266309
出願日： 1996年03月27日
公開日（公表日）： 1997年10月07日
要約：
【要約】【課題】 不純物層およびトレンチの相対位置精度を正確に維持しつつ微細なデバイスを形成するための要素プロセス技術を提供すること、ならびに、その要素プロセスを用いてさらなるソース領域の微細化を達成し、オン抵抗がさらに低減されたUMOSFET等を実現することにある。【解決手段】 梯子状の平面パターンを有する拡散層を形成する場合に、まず、横方向に延びるストライプ状(直線状)の拡散層を形成しておき、次に、そのストライプ状パターンに直交する方向に開口部を有するマスク(30)を形成し、そのマスクを用いて不純物の導入,拡散を行って縦方向の拡散層(40)を形成し、その縦方向の拡散層を上記横方向に延びるストライプ状(直線状)の拡散層と接続して梯子状パターンを完成させる。次に、同一マスクを用いてトレンチ(50)を形成する。ゲートとソースとがセルフアラインで形成され、位置合わせマージンを考慮する必要がなく、デバイスの微細化が可能となる。また、ソース領域が縮小されれば、FETのオン抵抗も低減される。
請求項（抜粋）：
半導体基板に設けられた溝と不純物層との相対的位置合わせ精度が要求される半導体装置の製造方法であって、半導体基板上に形成されたマスク材を選択的に開口してマスクを形成する工程と、前記マスクを用いて、前記開口部より不純物を前記半導体基板へ選択的に導入する工程と、前記導入された不純物を拡散させ、これにより前記マスクとオーバーラップする部分を有する不純物層を形成する工程と、前記マスクの前記開口部における端部を基準として異方性エッチングにより前記半導体基板の一部を選択的に除去して溝を形成する工程と、を有することを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (4件)：
H01L 29/78 653 C
, H01L 29/78 655 A
, H01L 29/78 658 G
, H01L 29/78 658 B
