容量増大化可能なデータ処理装置

発明者： , , , , ,
出願人/特許権者：
代理人 (1件)：浅村皓 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-590213
公開番号（公開出願番号）：特表2002-533928
出願日： 1999年12月03日
公開日（公表日）： 2002年10月08日
要約：

【要約】容量増大化可能なデータ処理装置、具体的にはデータ記憶装置において、複数の副薄膜層を含む実質的に平坦な層を形成する1以上の薄膜デバイス。装置がスタック構成を形成するように、2またはそれ以上の薄膜デバイスが、薄膜デバイスを形成する実質的に平坦な層の集積スタックとして設けられる。各薄膜デバイスが、マトリックス・アドレス指定可能メモリを形成する1以上のメモリ領域、ならびに1以上のメモリ内でメモリ・セルを制御、駆動、およびアドレス指定するための電子薄膜回路を形成する回路領域を含む。各メモリ・デバイスが、装置内にあるあらゆる他の薄膜デバイスとのインターフェースを備え、前記インターフェースが、通信および信号回線ならびに、薄膜デバイスにおける専用インターフェース領域を通って垂直に延在する処理用の回路をサポートすることによって実現される。

請求項（抜粋）：

容量増大化可能なデータ処理装置、具体的には、多数の副薄膜層によって生成された実質的に平坦な層を形成する1以上の薄膜デバイスを含む、データ記憶装置であって、副薄膜層が、電気絶縁性および/または導電性および/または半導電性の構造体、および副層における薄膜材料で実現された情報記憶能力を有する構造体、および副層における薄膜材料で実現された情報記憶能力を有する構造体を含み、該構造体が、薄膜デバイスにおける能動および受動の電子回路素子または論理セルを実現するために、隣接副層におけるこの種の他の構造体と電気的に整合または接触し、薄膜デバイスの能動および受動の回路素子が、3次元構造によって実現され、2またはそれ以上の副層を通して延在し、回路素子が、1以上の副層における水平の導電性構造体、および1以上の副層を通して延在する垂直の導電性構造体によって電気的に接続され、装置がスタック構成を形成するように、2またはそれ以上の薄膜デバイスが薄膜デバイスを形成する実質的に平坦な層の集積スタックとして提供され、各薄膜デバイスが、1以上のマトリックス・アドレス指定可能メモリを形成する1以上のメモリ領域を含み、それぞれが、ストライプ状の並列導電性構造形態または電極構造形態の第1の電極セットと、第1の電極セットにおける電極構造体とほぼ直交する向きの対応する電極構造形態の第2の電極セットとに接触した、副層にあるメモリ媒体を備え、それぞれの電極セットに、その両側にある前記下層に隣接したそれぞれの副層がさらに提供され、それによって第1と第2の電極セットにおける電極構造体の交差点で、メモリ媒体内にアドレス指定可能なメモリ・セルが作成されることと、各薄膜デバイスが、1以上のメモリ内でメモリ・セルを制御、駆動、およびアドレス指定するための電子薄膜回路を形成する回路領域をさらに含み、前記電子回路が、それぞれメモリの第1および第2の電極セットにおける、電極セットを設けたほぼ同じ副層に導電性構造体として形成された電極構造体と電流経路を介して接続されることと、各薄膜デバイスが、装置内にあるあらゆる他の薄膜デバイスとのそれぞれのインターフェースを備え、前記インターフェースが、通信および信号回線ならびに、薄膜デバイスにおけるそれぞれの専用インターフェース領域を通って垂直に延在する処理用の回路をサポートすることによって実現されることを特徴とする容量増大化可能なデータ処理装置。

IPC (3件)：

H01L 27/00 301 , G11C 13/00 , H01L 27/10 301

FI (3件)：

H01L 27/00 301 C , G11C 13/00 Z , H01L 27/10 301

Fターム (3件)：

5F083FR01 , 5F083FZ10 , 5F083JA01

引用特許：

出願人引用 (4件)

半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願平7-198746 出願人：シャープ株式会社
特開平3-137896
特開昭62-181464

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審査官引用 (6件)

半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願平7-198746 出願人：シャープ株式会社
特開平3-137896
特開平3-137896

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