特許

J-GLOBAL ID：200903078245806609

SRAMセルおよびそれを用いたメモリ集積回路

発明者： 矢部 友章
出願人/特許権者： 株式会社東芝
代理人 (7件)： 鈴江 武彦 ,  村松 貞男 ,  坪井 淳 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-365257
公開番号（公開出願番号）：特開2004-200300
出願日： 2002年12月17日
公開日（公表日）： 2004年07月15日
要約：

【課題】セル電流の減少やセル面積の増大を招かずにセルデータの安定性を向上させたSRAMセルおよびそれを用いたメモリ集積回路を提供する。【解決手段】読み出し用ビット線BL駆動用の第1インバータ11とデータ保持用の第2インバータ12とが交差接続され、第1インバータの出力端は第1の転送用トランジスタQN3 を介して読み出し用ビット線に接続され、第2インバータの出力端は第2の転送用トランジスタQN4aを介して他方のビット線/BL に接続されている。第1インバータのドライバ用トランジスタQN1 の閾値よりも第2インバータのドライバ用トランジスタQN2aの閾値が高く設定され、かつ、第1インバータのドライバ用トランジスタと第1の転送用トランジスタの電流駆動力は、第2インバータのドライバ用トランジスタと第2の転送用トランジスタの電流駆動力より大きく設定されている。【選択図】 図1

請求項（抜粋）：

第1の負荷素子と第1のドライバ用NMOSFET からなる第1のインバータと、 第2の負荷素子と第2のドライバ用NMOSFET からなり、前記第1のインバータとは互いの入力端・出力端がクロスカップル接続された第2のインバータと、 前記第1のインバータの出力端と第1のビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された第1の転送ゲート用NMOSFET と、 前記第2のインバータの出力端と第2のビット線との間にドレイン・ソース間が接続され、ゲートが前記ワード線に接続された第2の転送ゲート用NMOSFET とを具備し、 前記第1のビット線に対する第1のインバータと第1の転送ゲート用NMOSFETの電流駆動力は、前記第2のビット線に対する第2のインバータと第2の転送ゲート用NMOSFET の電流駆動力より大きく設定されている ことを特徴とするSRAMセル。

IPC (4件)：

H01L21/8244 ,  G11C11/41 ,  G11C11/412 ,  H01L27/11

FI (3件)：

H01L27/10 381 ,  G11C11/40 B ,  G11C11/40 301

Fターム (17件)：

5B015HH04 ,  5B015JJ03 ,  5B015KA02 ,  5B015KA04 ,  5B015KA06 ,  5B015KA07 ,  5B015KA38 ,  5B015QQ03 ,  5F083BS04 ,  5F083BS13 ,  5F083BS27 ,  5F083BS37 ,  5F083BS50 ,  5F083GA11 ,  5F083LA03 ,  5F083LA12 ,  5F083PR36

引用特許：

審査官引用 (2件)

• 安定性の高い非対称的SRAMセル
  公報種別：公開公報   出願番号：特願平6-136701   出願人：モトローラ・インコーポレイテッド
• 半導体集積回路装置及びその製造方法
  公報種別：公開公報   出願番号：特願平3-321326   出願人：株式会社リコー