特許
J-GLOBAL ID：200903078317872385
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
滝本 智之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-000510
公開番号（公開出願番号）：特開平10-200097
出願日： 1997年01月07日
公開日（公表日）： 1998年07月31日
要約：
【要約】【課題】 ショートチャネル効果の劣化を防止したトランジスタを提供する。【解決手段】 p型ウエル1に浅いトレンチ分離2が形成され、また表面には、ゲート酸化膜3、n型にドープされたゲート電極4aが形成されている。ゲート電極側壁には、薄い酸化膜サイドウォール6、n型にドープされたL型多結晶シリコン膜7bが形成されている。さらに、ウェル1には、L型多結晶シリコン膜を介してP注入により形成されたn型ソース/ドレイン高濃度拡散層9、L型多結晶シリコン膜から固層拡散により形成されたn型シャロウエクステンション10、ゲート電極及びL型多結晶シリコン膜上のシリサイド膜11が形成されている。この構造により、L型シリコン膜7bを介してソース/ドレインを形成するため、低エネルギー注入を使わなくても、ソース/ドレイン領域の拡散層深さを浅くすることが可能であり、ショートチャネル効果が抑制できる。
請求項（抜粋）：
第1導電型の半導体基板と、前記基板の一主面に選択的に形成された素子分離領域と、前記基板の一主面に選択的に形成されたゲート酸化膜と、前記ゲート酸化膜を介して設けられたゲート電極と、前記ゲート電極の側部に形成された酸化膜サイドウォールと、前記ゲート電極の側部と前記基板の上部に形成されたL型の多結晶シリコン膜と、前記基板のソース/ドレイン領域に、第2導電型の高濃度拡散層と、浅い接合深さを有する第2導電型の高濃度拡散層とを有し、前記ゲート電極と前記多結晶シリコン膜がシリサイド化され、前記多結晶シリコン膜が前記素子分離領域の一上部にもあることを特徴とするMOS型半導体装置。
IPC (4件)：
H01L 29/78
, H01L 21/336
, H01L 21/8238
, H01L 27/092
H01L 29/78 301 L
, H01L 27/08 321 E
, H01L 29/78 301 P
