縦型トランジスタを備えた集積回路装置およびその製造方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：瀧野秀雄 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-572937
公開番号（公開出願番号）：特表2002-526928
出願日： 1999年09月22日
公開日（公表日）： 2002年08月20日
要約：

【要約】トランジスタは、縦型MOSトランジスタとして構成され、第1導電型でドープされた基板(1)上に配置された一連の層(SF、SF*)を備えている。前記一連の層は、第1のソース・ドレイン領域用の下層(U)、第1導電型でドープされ、チャンネル領域となる中間層(M)および第2のソース・ドレイン領域用の上層(O)からなる。第1導電型でドープされた接続構造体(V)が、チャンネル領域を基板(1)と電気的に接続するために前記一連の層(SF、SF*)の少なくとも一つの第1の表面上に配置される。トランジスタのゲート電極が、前記一連の層(SF、SF*)の少なくとも一つの第2の表面上に配置される。接続構造体(V)は、一連の層(SF、SF*)と、同一の又は別の一連の層(SF、SF*)との間に配置できる。接続構造体(V)および一連の層の寸法は、リソグラフィ寸法以下となり得る。製造は自己調整態様で行われる。製作された回路は、高集積密度を有する記憶セル配列に適している。

請求項（抜粋）：

少なくとも一つのトランジスタを備えた集積回路であって、該トランジスタは縦型トランジスタとして構成され、基板(1)の表面に隣接した層が第1導電型でドープされており、下層(U)、前記第1導電型でドープされた中央層(M)および上層(O)からなる加工された一連の層(SF、SF*)が前記基板(1)上に配置され、該一連の層(SF、SF*)は、各々が前記下層(U)、中央層(M)および上層(O)によって形成される、少なくとも横方向の第1の表面と第2の表面を備えており、前記下層(U)は前記トランジスタの第1のソース・ドレイン領域として利用可能であり、前記中央層(M)は、該トランジスタのチャンネル領域として利用可能であり、前記上層(O)は、該トランジスタの第2のソース・ドレイン領域として利用可能であり、前記チャンネル領域を前記基板(1)に電気的に接続するために、第1の導電型でドープされた接続構造体(V)が、少なくとも前記中央層(M)と下層(U)に横方向で隣接し、前記基板(1)に達するように、前記一連の層(SF、SF*)の少なくとも前記第1の表面に配置されており、ゲート誘電体(Gd)が前記一連の層(SF、SF*)の第2の表面に隣接し、前記トランジスタのゲート電極が該ゲート誘電体(Gd)に隣接している、ことを特徴とする前記集積回路装置。

IPC (10件)：

H01L 29/78 656 , H01L 29/78 653 , H01L 29/78 , H01L 21/336 , H01L 21/8234 , H01L 21/8242 , H01L 21/8246 , H01L 27/088 , H01L 27/108 , H01L 27/112

FI (9件)：

H01L 29/78 656 A , H01L 29/78 653 A , H01L 29/78 653 B , H01L 29/78 653 C , H01L 29/78 658 G , H01L 27/10 433 , H01L 27/10 615 , H01L 27/10 671 A , H01L 27/08 102 C

Fターム (25件)：

5F048AA01 , 5F048AB01 , 5F048AC01 , 5F048AC10 , 5F048BA03 , 5F048BA05 , 5F048BA07 , 5F048BB06 , 5F048BB18 , 5F048BC03 , 5F048BD04 , 5F048BD07 , 5F048BD09 , 5F048BH01 , 5F048CB07 , 5F083AD04 , 5F083AD14 , 5F083CR02 , 5F083JA04 , 5F083JA14 , 5F083JA32 , 5F083PR03 , 5F083PR25 , 5F083PR39 , 5F083PR40

引用特許：

審査官引用 (9件)

半導体装置
公報種別：公開公報出願番号：特願平6-003550 出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
特開平3-155666
特開平3-155666

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