特許
J-GLOBAL ID:200903078691929480

半導体装置

発明者:
出願人/特許権者:
代理人 (1件): 篠部 正治
公報種別:公開公報
出願番号(国際出願番号):特願2003-384972
公開番号(公開出願番号):特開2005-150348
出願日: 2003年11月14日
公開日(公表日): 2005年06月09日
要約:
【課題】MOS構造の縦型半導体装置において、低オン抵抗化し、耐圧低下を抑制し、アバランシェ耐量を向上し、逆回復耐量を向上できる半導体装置を提供する。【解決手段】ソース電極11下だけでなくゲートパッド用電極12下にもストライプ状のpベース領域3およびn+ ソース領域4を形成して、活性領域を広げて、オン抵抗の低減と、アバランシェ耐量および逆回復耐量の向上を図る。【選択図】 図1
請求項(抜粋):
第一もしくは第二導電型の低抵抗層と、該低抵抗層上に配置された少なくとも第一導電型半導体領域を含む耐圧支持層と、該耐圧支持層の表面層に配置された第二導電型ベース領域と、該第二導電型ベース領域の表面層に配置された第一導電型ソース領域と、該第一導電型ソース領域と前記耐圧支持層に挟まれた前記第二導電型ベース領域上にゲート絶縁膜を介して設けられたゲート電極と、前記第一導電型ソース領域と前記第二導電型ベース領域との表面に共通に接して設けられたソース電極と、前記ソース電極と分離されて設けられるゲートパッド用電極と、該ゲートパッド用電極と前記ゲート電極を接続するゲート配線と、前記低抵抗層の裏面側に設けられた裏面電極とを有する半導体装置において、 前記ゲートパッド用電極下に、前記第二導電型ベース領域と、前記第一導電型ソース領域と、前記ゲート絶縁膜と、前記ゲート電極とを形成することを特徴とする半導体装置。
IPC (1件):
H01L29/78
FI (5件):
H01L29/78 652N ,  H01L29/78 652H ,  H01L29/78 652Q ,  H01L29/78 653A ,  H01L29/78 655A
引用特許:
出願人引用 (9件)
  • 半導体装置
    公報種別:公開公報   出願番号:特願2001-176499   出願人:富士電機株式会社
  • 半導体装置
    公報種別:公開公報   出願番号:特願2001-176500   出願人:富士電機株式会社
  • 特開平4-69435号公報 図1
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審査官引用 (6件)
  • 特開昭62-224074
  • 半導体装置およびその製法
    公報種別:公開公報   出願番号:特願2001-180316   出願人:ローム株式会社
  • 特開平4-035069
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