特許
J-GLOBAL ID：200903078806150287
画素クロック生成回路及び画像形成装置
発明者：
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出願人/特許権者：
代理人 (2件)：
鈴木 誠
, 大浦 一仁
公報種別：公開公報
出願番号（国際出願番号）：特願2003-031057
公開番号（公開出願番号）：特開2004-237663
出願日： 2003年02月07日
公開日（公表日）： 2004年08月26日
要約：
【課題】簡単な構成で、位相同期のとれた画素クロックの位相制御を可能にする。【解決手段】高周期クロックVCLKを生成する手段11、画素クロックの出力スタートタイミングを示す水平同期信号をVCLKに同期させた位相同期信号として出力する手段15、位相同期信号あるいは画素クロックPCLKの立上がりまたは立下がりを検出し、VCLKの1クロック幅のパルス信号を検出信号として出力する手段12、検出信号とPCLKの遷移タイミングを指示する位相データに基づいて制御信号a,bを生成する手段13、制御信号a,bに基づいて画素クロックの画素クロックの遷移を行う手段14を備える。【選択図】 図2
請求項（抜粋）：
高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段と、を有することを特徴とする画素クロック生成回路。
IPC (3件)：
B41J2/44
, G02B26/10
, H03L7/06
B41J3/00 M
, G02B26/10 A
, H03L7/06 H
2C362BB32
, 2C362BB38
, 2H045CA98
, 2H045CA99
, 5J106AA04
, 5J106BB04
, 5J106CC01
, 5J106CC21
, 5J106CC26
, 5J106CC57
, 5J106DD24
, 5J106DD26
, 5J106DD38
, 5J106DD39
, 5J106DD42
, 5J106DD46
, 5J106EE08
, 5J106FF06
, 5J106FF07
, 5J106FF08
, 5J106GG14
, 5J106HH02
