特許

J-GLOBAL ID：200903078932249264

マルチレベルメモリセルを組み合わせ、且つこれにエラー訂正メカニズムを具えさせる方法

発明者： 呉介▲そう▼ ,  汪大暉 ,  張錫嘉
出願人/特許権者： 国立交通大学
代理人 (1件)： 鈴木 征四郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-299663
公開番号（公開出願番号）：特開2005-063662
出願日： 2004年10月14日
公開日（公表日）： 2005年03月10日
要約：

【課題】 記憶媒体のデータを保存する容量を増加し、アクセスするデータの正確性を確保し、記憶媒体の保存空間を十分に利用できる、マルチレベルメモリセルを組み合わせ、且つこれにエラー訂正メカニズムを具えさせる方法を提供する。 【解決手段】 n段階の電圧レベルを具え、且つ該nが2の2乗値でなく、保存ビットを、数式1で表すことのできる少なくとも一以上のメモリセルを提供し、1よりも大きいk個のメモリセルを組み合わせて記憶媒体を形成し、データを該記憶媒体に保存する。該記憶媒体の保存ビットは、数式2で表示され、且つ該記憶媒体は更に余剰電圧レベル階数を具え、該余剰電圧レベル階数は保存ビットの電圧レベル階数の数値に含まれることなく、数式3で表示され、該データは該記憶媒体の保存ビットである該数式2に保存され、且つ該記憶媒体の有する該余剰電圧レベル階数に該データをチェックするエラー消去情報を表示する。【数1】【数2】【数3】【選択図】 図3

請求項（抜粋）：

マルチレベルメモリセルを組み合わせ、且つこれにエラー訂正メカニズムを具えさせる方法であって、 n段階の電圧レベルを具え、且つ該nが2の2乗値でなく、保存ビットを、数式1で表すことのできる少なくとも一以上のメモリセルを提供するステップと、 k個の該メモリセルを組み合わせて記憶媒体を形成するステップと、 データを該記憶媒体に保存するステップとを含んでなり、 該kは1よりも大きく、該記憶媒体の保存ビットが、数式2で表示され、且つ該記憶媒体は更に余剰電圧レベル階数を具え、該余剰電圧レベル階数は保存ビットの電圧レベル階数の数値に含まれることなく、数式3で表示され、 該データは、該記憶媒体の保存ビットである該数式2に保存され、且つ該記憶媒体の有する該余剰電圧レベル階数に該データをチェックするエラー消去情報を表示することを特徴とするマルチレベルメモリセルを組み合わせ、且つこれにエラー訂正メカニズムを具えさせる方法。

IPC (4件)：

G11C11/56 ,  G06F12/16 ,  G11C16/02 ,  G11C16/06

FI (4件)：

G11C11/34 381A ,  G06F12/16 320F ,  G11C17/00 641 ,  G11C17/00 639C

Fターム (20件)：

5B018GA02 ,  5B018HA11 ,  5B018NA01 ,  5B018NA06 ,  5B125BA01 ,  5B125BA11 ,  5B125BA13 ,  5B125BA19 ,  5B125CA06 ,  5B125DE08 ,  5B125EF04 ,  5B125FA01 ,  5M024AA54 ,  5M024BB02 ,  5M024CC10 ,  5M024KK19 ,  5M024MM09 ,  5M024PP01 ,  5M024PP10 ,  5M024QQ02

引用特許：

審査官引用 (2件)

• 記憶システム
  公報種別：公開公報   出願番号：特願2003-095677   出願人：株式会社東芝
• 3値記憶半導体記憶システム
  公報種別：公開公報   出願番号：特願平8-098422   出願人：株式会社東芝