特許

J-GLOBAL ID：200903078952935059

半導体装置及びその製造方法

発明者： 八木下 淳史 ,  須黒 恭一 ,  松尾 浩司 ,  赤坂 泰志 ,  綱島 祥隆
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-185300
公開番号（公開出願番号）：特開平11-074526
出願日： 1998年06月30日
公開日（公表日）： 1999年03月16日
要約：

【要約】【課題】サイズを縮小すること、及びパンチスルーの発生を防止することが可能な半導体装置及びその製造方法を提供すること。【解決手段】本発明の半導体装置の製造方法は、a)基板11の一方の主面上に、ダミーゲート電極及び少なくとも底面に絶縁膜を有するゲート電極のいずれか一方を含むゲート構造18と、素子分離絶縁膜16とを、前記基板11の表面に前記ダミーゲート電極或いは前記ゲート電極により分断された第1の溝部19を形成するように、前記ダミーゲート電極及びゲート電極の一方が前記第1の溝部19内に位置するように、及び前記ゲート構造18の上面が前記素子分離絶縁膜16の上面の高さに対して等しい或いは低い高さを有するように形成する工程、及びb)前記第1の溝部19内にソース電極及びドレイン電極を形成する工程を具備する。

請求項（抜粋）：

a)基板の一方の主面上に、ダミーゲート電極及び少なくとも底面に絶縁膜を有するゲート電極のいずれか一方を含むゲート構造と、素子分離絶縁膜とを、前記基板の表面に前記ダミーゲート電極或いは前記ゲート電極により分断された第1の溝部を形成するように、前記ダミーゲート電極及びゲート電極の一方が前記第1の溝部内に位置するように、及び前記ゲート構造の上面が前記素子分離絶縁膜の上面の高さに対して等しい或いは低い高さを有するように形成する工程、及びb)前記第1の溝部内にソース電極及びドレイン電極を形成する工程を具備することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 27/08 331

FI (4件)：

H01L 29/78 301 Y ,  H01L 27/08 331 A ,  H01L 29/78 301 R ,  H01L 29/78 301 G

引用特許：

審査官引用 (2件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平7-171876   出願人：ソニー株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平7-193543   出願人：日本電気株式会社