特許
J-GLOBAL ID：200903079338155221

不揮発性半導体記憶装置及びその製造方法

発明者：
石毛 清一

石毛 清一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 高橋 勇
公報種別：公開公報
出願番号（国際出願番号）：特願平9-255697
公開番号（公開出願番号）：特開平11-097560
出願日： 1997年09月19日
公開日（公表日）： 1999年04月09日
要約：
【要約】【課題】 浮遊ゲートと制御ゲートとを有し、メモリセルの動作時に正・負の両電圧を制御ゲートに印加する不揮発性半導体記憶装置において、配線層のエッチング時のチャージアップを防止する。【解決手段】 第1導電型の半導体基板51に、第1導電型と反対導電型である第2導電型の第1ウェル52が形成され、第1ウェル52内に、第1導電型の第2ウェル53が形成されている。第2ウェル53の主面上には、第1ゲート絶縁膜4、浮遊ゲート5、第2ゲート絶縁膜6及び制御ゲート7を順次積層してなる複合ゲート8が形成されている。第2ウェル53の表面には、第2導電型のソース、ドレイン及びチャージアップ防止素子用の拡散層18がイオン注入で形成されている。
請求項（抜粋）：
半導体基板上に浮遊ゲートと制御ゲートとを有する不揮発性半導体記憶装置において、第1導電型の前記半導体基板に、第1導電型の反対の導電型である第2導電型の第1ウェルが形成され、この第1ウェル内に、第1導電型の半導体層が形成され、この半導体層と前記制御ゲートとが電気的に接続されていることを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
引用特許：
審査官引用 (2件)

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