特許

J-GLOBAL ID：200903079395779126

位相同期回路及び位相同期方法及び情報記憶装置

発明者： 押尾 梅夫
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平11-250800
公開番号（公開出願番号）：特開2001-076436
出願日： 1999年09月03日
公開日（公表日）： 2001年03月23日
要約：

【要約】【課題】位相を同期されるまでの収束時間を短縮し、よって信号の読み込み機能を向上させることのできる位相同期回路及び位相同期方法及び情報記憶装置を提供することを目的とする。【解決手段】位相誤差検出手段で検出された位相誤差及び同期されるまでの時間が短縮可能な誤差値を求める位相誤差可変手段による誤差値のいずれかを選択し、位相制御手段に供給する。これにより、適確な位相誤差を供給でき、位相同期されるまでの収束時間を短縮することができる。

請求項（抜粋）：

クロックから生成される出力信号に基づいて、該クロックの位相誤差を検出する位相誤差検出手段と、該位相誤差検出手段で検出された該位相誤差に応じて該クロックの位相を制御する位相制御手段を有する位相同期回路において、位相同期するまでの時間を短縮可能とする誤差値を前記位相誤差に応じて生成する位相誤差可変手段と、少なくとも前記位相誤差検出手段により検出された該位相誤差又は前記位相誤差可変手段により生成された誤差値のいずれかを選択的に前記位相制御手段に供給する位相誤差選択手段とを有することを特徴とする位相同期回路。

IPC (3件)：

G11B 20/14 351 ,  H03L 7/093 ,  H03L 7/10

FI (3件)：

G11B 20/14 351 A ,  H03L 7/08 E ,  H03L 7/10 A

Fターム (14件)：

5D044BC01 ,  5D044CC04 ,  5D044GM15 ,  5D044GM18 ,  5J106AA04 ,  5J106BB03 ,  5J106BB09 ,  5J106CC01 ,  5J106CC21 ,  5J106DD09 ,  5J106DD17 ,  5J106DD36 ,  5J106DD44 ,  5J106KK03

引用特許：

審査官引用 (2件)

• 変換装置および方法、並びに、PLL演算装置および方法
  公報種別：公開公報   出願番号：特願平8-260666   出願人：ソニー株式会社
• PLL回路
  公報種別：公開公報   出願番号：特願平9-328795   出願人：旭化成マイクロシステム株式会社