特許
J-GLOBAL ID：200903068494771518

PLL回路

発明者：
竹内 誠二

竹内 誠二 について


出願人/特許権者：
旭化成マイクロシステム株式会社

旭化成マイクロシステム株式会社 について


代理人 (1件)： 森 哲也 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-328795
公開番号（公開出願番号）：特開平11-162122
出願日： 1997年11月28日
公開日（公表日）： 1999年06月18日
要約：
【要約】【課題】引き込み周波数差が大きくても同期動作可能とすること。【解決手段】PLL回路100は、イコライズフィルタ20の出力をアナログデジタル変換するA/D変換器30と、デジタルフェーズエラーを演算するロジック回路40と、このデジタルフェーズエラーをアナログ変換してアナログフェーズエラーを出力するD/A変換器50と、積分機能を有するループフィルタ60と、VCO70とを有し、さらに、ロジック回路40の演算結果を入力して後に示す処理を行う微分/マスク回路90と、この微分/マスク回路90の出力結果をデジタルアナログ変換するD/A変換器51と、D/A変換器50およびD/A変換器50の出力結果を加算して加算結果をループフィルタ60に供給する加算器91とを備える。
請求項（抜粋）：
与えられた信号に対して、位相および周波数を引き込みする信号を生成する回路であって、前記引き込み信号を生成するための帰還ループであるPLLループを構成する回路と、通常時は、与えられた位相誤差の微分値をそのまま出力すると共に、微分値が特定の条件を満足する時には、その微分値を所定値で置き換えたものを出力する微分/マスク回路と、前記位相誤差と前記微分/マスク回路の出力とを加算して出力する加算器と、を備えたことを特徴とするPLL回路。
IPC (2件)：
G11B 20/14 351 ,  H03L 7/10
FI (2件)：
G11B 20/14 351 A ,  H03L 7/10 Z
引用特許：
出願人引用 (4件)
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審査官引用 (2件)

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