特許
J-GLOBAL ID：200903079465978687

アクティブマトリクス基板及びアクティブマトリクス基板の製造方法

発明者：
瀬戸 俊祐

瀬戸 俊祐 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 大胡 典夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-117977
公開番号（公開出願番号）：特開2000-305112
出願日： 1999年04月26日
公開日（公表日）： 2000年11月02日
要約：
【要約】【課題】 駆動回路素子を同一基板上に一体的に有するアクティブマトリクス基板にて、画素部にあっては点欠点の発生を低減し、駆動回路素子にあっては駆動能力を低下することなく、駆動特性の安定化を図り、液晶表示装置の表示品位の向上を図る。【解決手段】 ガラス基板11上の半導体層26、27、28上に300nm厚で酸化シリコン膜(SiOx)56を一様に形成後、フォトリソグラフィ工程により駆動回路領域における酸化シリコン膜(SiOx)56を140nmに薄膜化し、駆動回路領域にあっては膜厚140nm、表示領域にあっては膜厚300nmのゲート絶縁膜37を形成する。
請求項（抜粋）：
表示領域及び駆動回路領域を一体支持する絶縁性基板と、この絶縁性基板上の前記表示領域及び前記駆動回路領域とに形成されチャネル領域及びこのチャネル領域を挟んで対向するソース領域及びドレイン領域を有する半導体層及び、この半導体層を覆うゲート絶縁膜並びに、このゲート絶縁膜上に前記半導体層の前記チャネル領域に対向して配置されるゲート電極からなる薄膜トランジスタと、前記表示領域にてマトリクス状に配列され前記薄膜トランジスタのソース領域に接続される画素電極とを具備し、前記ゲート絶縁膜は、前記駆動回路領域の膜厚より前記表示領域の膜厚が厚く形成される事を特徴とするアクティブマトリクス基板。
IPC (5件)：
G02F 1/1365 ,  G02F 1/1345 ,  G09F 9/30 338 ,  H01L 29/786 ,  H01L 21/336
FI (6件)：
G02F 1/136 500 ,  G02F 1/1345 ,  G09F 9/30 338 ,  H01L 29/78 612 B ,  H01L 29/78 617 S ,  H01L 29/78 617 U
Fターム (70件)：
2H092GA59 ,  2H092JA35 ,  2H092JB57 ,  2H092KA04 ,  2H092KA07 ,  2H092KA10 ,  2H092KA12 ,  2H092KA18 ,  2H092KB15 ,  2H092KB24 ,  2H092KB25 ,  2H092MA03 ,  2H092MA13 ,  2H092MA17 ,  2H092MA27 ,  2H092MA30 ,  2H092NA13 ,  2H092NA21 ,  5C094AA42 ,  5C094AA43 ,  5C094AA55 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094DA09 ,  5C094DA15 ,  5C094EA03 ,  5C094EA04 ,  5C094EA07 ,  5C094GB01 ,  5C094JA08 ,  5F110AA17 ,  5F110BB01 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD02 ,  5F110DD13 ,  5F110DD14 ,  5F110DD17 ,  5F110DD24 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE14 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG45 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL06 ,  5F110HL11 ,  5F110HM15 ,  5F110NN03 ,  5F110NN23 ,  5F110NN24 ,  5F110NN35 ,  5F110NN78 ,  5F110PP03
引用特許：
審査官引用 (3件)

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