特許
J-GLOBAL ID：200903079497349266

記憶装置とその記憶方法

発明者：
柴田 昇

柴田 昇 について

, 
田中 智晴

田中 智晴 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-369467
公開番号（公開出願番号）：特開2000-195280
出願日： 1998年12月25日
公開日（公表日）： 2000年07月14日
要約：
【要約】【課題】セルに書き込むデータの数が増加するに従いラッチ回路が増加し、ベリファイに要する時間が長くなっていた。【解決手段】電位Vbi’でベリファイ動作をする場合、電位Vai+1でセルのデータを予備リードし、この状態をラッチ回路に記憶する。次に、電位Vbi’でベリファイリードする。ここで、セルの状態がAi+1より高い場合は強制的にベリファイリード結果をローレベルとする。nビットの情報を記憶する場合でも常に、書き込みデータを記憶するための1つのラッチ回路と、Ai+1より高いセルかどうか予備リードを行ない、この結果を記憶するための1つのラッチ回路の合計2つのラッチ回路のみとなる。
請求項（抜粋）：
状態“1”、状態“2”、...状態“n”(3≦n、nは自然数)からなるn個の状態を有する記憶素子において、第1の記憶論理レベルのデータあるいは第2の記憶論理レベルのデータをデータ記憶回路に記憶し、前記データ記憶回路のデータが第1の記憶論理レベルのデータである場合、前記記憶素子の状態“i-1”を“i”とし、前記データ記憶回路のデータが第2の記憶論理レベルのデータである場合、前記記憶素子の状態を維持し、前記記憶素子の状態が、“i”の状態に達しており、かつ前記記憶素子の状態が“1”〜“i”である場合、前記データ記憶回路のデータを第1の記憶論理レベルから第2の記憶論理レベルに変え、前記記憶素子の状態が、“i”の状態に達しておらず、かつ前記記憶素子の状態が“1”〜“i”である場合、前記データ記憶回路のデータを第1の記憶論理レベルに保持し、前記記憶素子の状態が、“i+1”〜“n”である場合、前記データ記憶回路のデータを保持し、前記記憶素子の状態が“i-1”から“i”の状態に遷移する際、前記記憶素子の状態は一時的にでも“i+1”から“n”の状態とならないように前記記憶素子の状態を制御する制御ステップを有することを特徴とする記憶装置の記憶方法。
IPC (5件)：
G11C 16/02 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
G11C 17/00 611 Z ,  G11C 17/00 641 ,  H01L 27/10 434 ,  H01L 29/78 371
Fターム (30件)：
5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD00 ,  5B025AD04 ,  5B025AD05 ,  5B025AE05 ,  5F001AA01 ,  5F001AB08 ,  5F001AD53 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AF20 ,  5F001AG40 ,  5F083EP02 ,  5F083EP23 ,  5F083EP32 ,  5F083EP76 ,  5F083ER21 ,  5F083GA01 ,  5F083GA09 ,  5F083GA30 ,  5F083LA04 ,  5F083LA05 ,  5F083LA07 ,  5F083LA10 ,  5F083LA12 ,  5F083LA16 ,  5F083ZA21
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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