特許
J-GLOBAL ID：200903079766988947

半導体装置の製造方法

発明者：
小室 雅宏

小室 雅宏 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平10-031828
公開番号（公開出願番号）：特開平11-233411
出願日： 1998年02月13日
公開日（公表日）： 1999年08月27日
要約：
【要約】【課題】 低コストで高精度の重ね合わせによりパターンを形成することができる半導体装置の製造方法を提供する。【解決手段】 WSi膜からなる導電層12を全面に堆積する。そして、フォトレジストを全表面に塗布した後、半導体基板1の上方に配置された配線形成マスク15を介して縮小投影型露光装置により露光光14をフォトレジストに照射する。このとき、配線形成マスク15はコンタクトホール10及びその周辺領域又は凸型アライメントマーク3と整合する領域のみに遮光部を有している。そして、現像を行うことにより、コンタクトホール10及びその周辺領域上並びに凸型アライメントマーク3上にフォトレジスト13を選択的に残存させる。次に、フォトレジスト13をマスクとして、異方性ドライエッチングにより導電層12のエッチングを行う。
請求項（抜粋）：
アライメントマークが形成された半導体基板上に導電層を形成する工程と、この導電層の配線層形成予定領域及び前記アライメントマーク上にフォトレジストを選択的に形成する工程と、このフォトレジストをマスクとして前記導電層をエッチングする工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/027 ,  H01L 21/3205
FI (3件)：
H01L 21/30 502 M ,  H01L 21/30 578 ,  H01L 21/88 B
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM