特許
J-GLOBAL ID：200903079801919910

半導体装置及びその製造方法

発明者：
高橋 浩司

高橋 浩司 について

, 
▲吉▼村 鉄夫

▲吉▼村 鉄夫 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2001-374840
公開番号（公開出願番号）：特開2003-174106
出願日： 2001年12月07日
公開日（公表日）： 2003年06月20日
要約：
【要約】【課題】 短絡を防止しつつビット線及びワード線の金属シリサイド化を実現し、配線抵抗を抑えて半導体メモリの更なる高速駆動化を実現する。【解決手段】 シリコン酸化膜上に、隣接するビット線7間の電気的絶縁に必要な部分、ここではビット線7のコンタクト孔を形成する接続孔形成領域11、及びワード線8のコンタクト孔を形成する接続孔形成領域12のみを露出させる形状のレジストパターンを形成し、このレジストパターンをマスクとして、前記シリコン酸化膜を全面異方性エッチングして絶縁領域を形成する。この状態でシリサイド化を行い、接続孔形成領域11に露出するビット線7の表面、及び周辺回路の活性領域4におけるソース/ドレインの表面にシリサイド15を形成する。
請求項（抜粋）：
半導体基板の活性領域の表層に不純物を導入して、不純物拡散層からなるビット線を形成する工程と、前記活性領域を覆うように、電荷捕獲機能を有する絶縁膜を形成する工程と、前記絶縁膜上にシリコン膜及び第1の金属シリサイド膜を堆積し、前記シリコン膜、前記第1の金属シリサイド膜及び前記絶縁膜を加工することにより、前記半導体基板上で前記絶縁膜を介した所定形状のワード線を形成する工程と、少なくとも隣接する前記ビット線間に絶縁領域を予め形成しておき、隣接する前記ビット線を前記絶縁領域により電気的に絶縁するように、前記ビット線の露出部位に第2の金属シリサイド膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 27/10 434 ,  H01L 29/78 371
Fターム (37件)：
5F083EP05 ,  5F083EP18 ,  5F083EP22 ,  5F083EP63 ,  5F083EP76 ,  5F083EP77 ,  5F083EP79 ,  5F083ER02 ,  5F083ER04 ,  5F083ER11 ,  5F083ER14 ,  5F083GA02 ,  5F083GA06 ,  5F083JA33 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083KA08 ,  5F083LA12 ,  5F083LA16 ,  5F083NA01 ,  5F083PR34 ,  5F083ZA21 ,  5F101BA12 ,  5F101BA45 ,  5F101BB02 ,  5F101BC04 ,  5F101BC11 ,  5F101BD07 ,  5F101BD34 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05 ,  5F101BF09 ,  5F101BH19
引用特許：
審査官引用 (3件)

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