特許
J-GLOBAL ID：200903079994978196

半導体記憶装置

発明者：
田中 嗣彦

田中 嗣彦 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平11-008556
公開番号（公開出願番号）：特開2000-215676
出願日： 1999年01月14日
公開日（公表日）： 2000年08月04日
要約：
【要約】 (修正有)【課題】 回路面積が小さくなる半導体記憶装置。【解決手段】 行および列方向に配置した複数のメモリセルMC、行方向に延びる複数のワード線WL、列方向に延びる複数のビット線BL、列方向に延びる複数のビット線バー/BL、列方向に延びる複数のカラム選択プレート駆動線CD、イコライズ/プリチャージ回路7、センスアンプ8を備える。複数のメモリセルMCは、容量素子CsとMOSトランジスタQcを有し、容量素子は、第1電極と第2電極間に強誘電体膜を挟んで形成し、強誘電体膜の分極状態により2値情報を記憶・保持する。MOSトランジスタは、第1、第2電極、ゲート電極を有し、第1電極を容量素子の第1電極に接続し、ゲート電極が、対応ワード線に接続し、複数のMOSトランジスタのうちの1つの第2電極が、対応ビット線と接続し、複数のMOSトランジスタのうちの1つの第2電極を対応ビット線バーと接続する。
請求項（抜粋）：
行方向および列方向に配置された複数のメモリセル、前記行方向に延びる複数のワード線、前記列方向に延びる複数のビット線、前記列方向に延びる複数のビット線バー、前記列方向に延びる複数のカラム選択プレート駆動線、イコライズ/プリチャージ回路、およびセンスアンプを備えた半導体記憶装置であって、前記複数のメモリセルのそれぞれは、容量素子とトランジスタを有し、前記容量素子は、第1電極と前記第1電極に対向する第2電極との間に強誘電体膜を挟んで形成され、前記強誘電体膜の分極状態により2値情報を記憶・保持し、前記トランジスタは、第1電極、第2電極、ゲート電極を有し、前記第1電極が前記容量素子の第1電極に接続され、前記ゲート電極が、対応するワード線に接続され、前記複数のトランジスタのうちの1つの第2電極が、対応するビット線と接続され、前記複数のトランジスタのうちの1つの第2電極が、対応するビット線バーと接続され、前記センスアンプが、前記対応するビット線と前記対応するビット線バーとの間の電圧差を増幅し、前記イコライズ/プリチャージ回路は、前記対応するビット線と前記対応するビット線バーとの電圧をプリチャージおよびイコライズし、前記複数のカラム選択プレート駆動線の1つが、前記複数の容量素子のうちの1つの第2電極と接続される半導体記憶装置。
IPC (2件)：
G11C 14/00 ,  G11C 11/22
FI (2件)：
G11C 11/34 352 A ,  G11C 11/22
Fターム (4件)：
5B024AA07 ,  5B024BA01 ,  5B024BA15 ,  5B024CA07
引用特許：
審査官引用 (5件)
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