特許

J-GLOBAL ID：200903080284206702

半導体集積回路装置およびその製造方法

発明者： 福田 和司 ,  吉田 安子 ,  星野 裕 ,  橋本 直孝 ,  朝山 匡一郎 ,  小出 優樹 ,  吉住 圭一 ,  岡本 絵里 ,  芳賀 覚 ,  池田 修二
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平7-175240
公開番号（公開出願番号）：特開平9-027552
出願日： 1995年07月11日
公開日（公表日）： 1997年01月28日
要約：

【要約】【目的】 MISFETを有する半導体集積回路装置において、基板(ウエル)給電部のラッチアップ特性の劣化ならびに基板(ウエル)のフローティングを防止する。【構成】 SRAMのメモリセルを構成する駆動用MISFETQd1,Qd2 、転送用MISFETQt1,Qt2 のそれぞれのソース領域、ドレイン領域(n-型半導体領域10、n+ 型半導体領域11(14))をp型ウエル2に形成する際、p型ウエル2の給電部(p+ 型半導体領域6)にn型不純物を打ち込まないようにする。

請求項（抜粋）：

第1導電型の半導体基板の第1領域にMISFETが形成され、第2領域に前記半導体基板に所定の電位を供給するための給電部が形成された半導体集積回路装置であって、前記MISFETは、前記半導体基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成された第2導電型で低不純物濃度の第1半導体領域および第2導電型で高不純物濃度の第2半導体領域からなるLDD構造のソース領域、ドレイン領域と、前記第1半導体領域の下部の前記半導体基板に形成された第1導電型の第3半導体領域とで構成され、前記給電部は、前記半導体基板よりも不純物濃度が高い第1導電型の第4半導体領域で構成されていることを特徴とする半導体集積回路装置。

IPC (4件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 21/8244 ,  H01L 27/11

FI (2件)：

H01L 27/08 102 A ,  H01L 27/10 381

引用特許：

審査官引用 (2件)

• 半導体集積回路装置およびその製造方法
  公報種別：公開公報   出願番号：特願平5-029509   出願人：株式会社日立製作所
• MOS半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平3-263262   出願人：サムスング・ジョンジャ・ジュシクフェサ