特許
J-GLOBAL ID:200903080810145195

半導体素子の接続工法

発明者:
出願人/特許権者:
代理人 (1件): 後藤 洋介 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願平7-157362
公開番号(公開出願番号):特開平9-008045
出願日: 1995年06月23日
公開日(公表日): 1997年01月10日
要約:
【要約】【目的】 半導体素子をフェイスダウンで基板に接続するフリップチップ実装工法において、安価で汎用性に富んだ、かつ接続信頼性の高い実装方法を提供すること。【構成】 半導体素子3の接続電極4の上に金バンプ5を形成し、金バンプ5の上に板状に形状した一定量の半田6を固着し、基板1に対し半導体素子3をフェイスダウンにて実装し、半田6を再溶融することで基板1の電極2と半導体素子3を接続することを特徴とする。
請求項(抜粋):
半導体素子の所定の位置に金バンプを形成する金バンプ接続工程と、該金バンプ接続工程後に前記金バンプ上に所定量の板状に形成された半田を固着する半田固着工程と、該半田固着工程後に前記半田が固着された前記金バンプを電極が形成された基板上に接続する実装工程とを有することを特徴とする半導体素子の接続工法。
IPC (3件):
H01L 21/321 ,  H01L 21/60 311 ,  H01L 21/60
FI (5件):
H01L 21/92 604 J ,  H01L 21/60 311 Q ,  H01L 21/60 311 S ,  H01L 21/92 602 D ,  H01L 21/92 604 A
引用特許:
審査官引用 (2件)

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