特許

J-GLOBAL ID：200903081126291111

半導体装置及びその製造方法

発明者： 平野 有一
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-250475
公開番号（公開出願番号）：特開2001-077368
出願日： 1999年09月03日
公開日（公表日）： 2001年03月23日
要約：

【要約】【課題】 SOI基板を用いたDTMOSに関して、ゲート電極のパッド部とボディー領域との間に生じる寄生容量を低減し得る半導体装置を得る。【解決手段】 ゲート電極6Nの電極部6NAは、SOI基板1の素子形成領域において、ゲート絶縁膜5Nを介してSOI層4の上面上に形成されている。また、ゲート電極6Nのパッド部6NBは、SOI基板1の素子分離領域において、素子分離絶縁膜9上に形成されている。また、コンタクトホール11Nは、SOI基板1の素子分離領域において、層間絶縁膜10の上面とSOI層4の上面との間で層間絶縁膜10及び素子分離絶縁膜9を選択的に貫通して形成されている。また、ゲート電極6Nのパッド部6NBの側壁部は、コンタクトホール11Nの内部を充填するWプラグ21に接触している。

請求項（抜粋）：

半導体基板、絶縁層、及び半導体層がこの順に積層された積層構造を有するSOI基板と、前記SOI基板の素子分離領域において、前記半導体層の上面から前記絶縁層の上面に達しないように所定の深さに形成された第1の素子分離絶縁膜と、前記SOI基板の素子形成領域において、前記半導体層の前記上面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上から前記第1の素子分離絶縁膜上に延在して形成されたゲート電極と、前記ゲート電極及び前記第1の素子分離絶縁膜上に形成された層間絶縁膜と、前記SOI基板の前記素子分離領域において、前記層間絶縁膜の上面と前記半導体層の前記上面との間で前記層間絶縁膜及び前記第1の素子分離絶縁膜を選択的に貫通し、前記第1の素子分離絶縁膜上に存在する前記ゲート電極に接触し、内部が導体で充填されたコンタクトホールとを備える半導体装置。

IPC (2件)：

H01L 29/786 ,  H01L 27/08 331

FI (4件)：

H01L 29/78 622 ,  H01L 27/08 331 E ,  H01L 29/78 621 ,  H01L 29/78 626 Z

Fターム (37件)：

5F048AC03 ,  5F048BA09 ,  5F048BB05 ,  5F048BB14 ,  5F048BC16 ,  5F048BF02 ,  5F048BF07 ,  5F048BG01 ,  5F048BG03 ,  5F048BG12 ,  5F048BH02 ,  5F110AA02 ,  5F110AA08 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG24 ,  5F110GG32 ,  5F110GG34 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HL04 ,  5F110NN02 ,  5F110NN23 ,  5F110NN55 ,  5F110NN66 ,  5F110QQ04 ,  5F110QQ05 ,  5F110QQ19

引用特許：

審査官引用 (2件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-037476   出願人：株式会社東芝
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-061202   出願人：株式会社東芝