特許
J-GLOBAL ID：200903081187369253

電源回路

発明者：
李 明

李 明 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平8-230736
公開番号（公開出願番号）：特開平10-075568
出願日： 1996年08月30日
公開日（公表日）： 1998年03月17日
要約：
【要約】【課題】 昇圧時に基板バイアス効果による昇圧電圧のロスを回避でき、昇圧段数を低減でき、立ち上がり時間を短縮できる電源回路を実現する。【解決手段】 昇圧段を構成するnMOSトランジスタNU1 ,NU2 ,NU3 のゲートにハイレベル時に電源電圧VCCより高いレベルに保持されるクロック信号CLK1を印加し、nMOSトランジスタNL1 ,NL2 ,NL3 のゲートにクロック信号CLK2を供給し、各昇圧段間に接続された転送ゲートとしてのpMOSトランジスタPT1 ,PT2 ,PT3 のゲートにクロック信号CLK3を印加し、クロック信号CLK1およびCLK2をハイレベルに保持し、各昇圧段のキャパシタC1,C2,C3を電源電圧VCCレベルに充電した後、クロック信号CLK1,CLK2をローレベルに、クロック信号CLK3をハイレベルに切り換え、出力端子TOUT に昇圧電圧VOUT を出力するので、昇圧時に基板バイアス効果による昇圧電圧のロスがなく、昇圧段数を低減できる。
請求項（抜粋）：
第1のノードと第2のノードとの間に接続された容量素子と、上記第1のノードと第1の電源との間に接続された第1のスイッチ手段と、上記第2のノードと第2の電源との間に接続された第2のスイッチ手段とを有する昇圧段を少なくとも2段を有し、初段の上記昇圧段の上記第2のノードに接続され、当該ノードを定電位に保持するバイアス手段と、上記各昇圧段間に前段の上記第1のノードと後段の上記第2のノードとの間に接続され、上記第1および第2のスイッチ手段が非導通時に導通状態に設定される第3のスイッチ手段と、最終段の上記第1のノードと昇圧電圧出力端子との間に接続された整流素子とを有し、上記第1および第2のスイッチ手段を導通状態に設定することにより上記容量素子を充電させ、上記第1および第2のスイッチ手段を非導通状態に設定し、上記第3のスイッチ手段を導通状態に設定することにより上記容量素子を放電させ、上記出力端子に昇圧電圧を出力する電源回路。
IPC (2件)：
H02M 3/07 ,  G11C 16/06
FI (2件)：
H02M 3/07 ,  G11C 17/00 309 D
引用特許：
審査官引用 (3件)

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