特許
J-GLOBAL ID：200903081595771299
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-167280
公開番号（公開出願番号）：特開平11-016341
出願日： 1997年06月24日
公開日（公表日）： 1999年01月22日
要約：
【要約】【課題】リードスタートアドレスで上位側のバンクが指定された場合にも連続アクセスを可能とし、アクセスサイクルタイムを短縮することを目的とする。【解決手段】リードスタートアドレスが上位側のバンクB5〜B8を選択するか下位側のバンクB1〜B4を選択するかを判定する判定手段26と、この判定手段で下位側のバンクを選択することが判定されたときに、カラムアドレスを1インクリメントするアドレス加算手段27とを設け、リードスタートアドレスに対応する上位側のバンクと、下位側のバンクのリードスタートアドレスの次のカラムからデータを出力することを特徴としている。リードスタートアドレスで上位アドレス側のバンクが指定されても、下位アドレス側の次のカラムからデータが出力されるので、データの出力が開始された後でビジー期間が生じることがなく、連続アクセスが可能となり、アクセスサイクルタイムを短縮できる。
請求項（抜粋）：
それぞれが複数のバンクを有し、メモリセルがマトリックス状に配置された第1,第2のメモリセルアレイと、リードスタートアドレスが入力され、このリードスタートアドレスから順次カウントアップするカラムアドレスを生成するカラムアドレス生成手段と、このカラムアドレス生成手段で生成されたカラムアドレスの上位ビットに基づいて前記バンクを選択するバンク選択手段と、前記リードスタートアドレスにより、どちらのメモリセルアレイ側のバンク中のメモリセルが指定されたかを判定する判定手段と、前記判定手段により前記リードスタートアドレスで第2のメモリセルアレイ側のバンク中のメモリセルが指定されたことが検知されたときに、前記カラムアドレス生成手段で生成されたカラムアドレスのうち第1のメモリセルアレイ側のカラムアドレスの下位ビットを1インクリメントするアドレス加算手段と、前記判定手段により前記リードスタートアドレスで第1のメモリセルアレイ側のバンク中のメモリセルが指定されたことが検知されたときには、前記カラムアドレス生成手段で生成されたカラムアドレスの下位ビットに基づいて第1のメモリセルアレイ側の各バンク中のメモリセルのカラムを選択し、第2のメモリセルアレイ側のバンク中のメモリセルが選択されたことが検知されたときには、前記アドレス加算手段から出力される1インクリメントされたカラムアドレスに基づいて第1のメモリセルアレイ側の各バンク中のメモリセルのカラムを選択する第1のカラム選択手段と、前記カラムアドレス生成手段で生成されたカラムアドレスの下位ビットに基づいて第2のメモリセルアレイ側の各バンク中のメモリセルのカラムを選択する第2のカラム選択手段と、前記メモリセルから読み出されたデータをバンク毎に増幅するセンスアンプ手段と、前記センスアンプ手段でバンク毎に増幅された前記メモリセルからの読み出しデータをそれぞれラッチするラッチ手段と、前記ラッチ手段にラッチされたデータを、前記バンク選択手段で選択されたバンクから順次連続的に出力する出力手段とを具備することを特徴とする半導体記憶装置。
IPC (4件)：
G11C 8/04
, G06F 12/06 523
, G06F 12/06 550
, G11C 17/18
G11C 8/04
, G06F 12/06 523 A
, G06F 12/06 550 A
, G11C 17/00 303
