特許

J-GLOBAL ID：200903081709865949

半導体装置の形成方法

発明者： グレゴリー・ジェイ・ダン ,  ジョビカ・サビック ,  アリソン・ビュフラー ,  ミン-シャン・ツァン ,  エバレット・シモンズ
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 本城 雅則 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-592842
公開番号（公開出願番号）：特表2002-534791
出願日： 1999年12月02日
公開日（公表日）： 2002年10月15日
要約：

【要約】マイクロエレクトロニック組み立て体を製造する方法が提供され、その方法は導電領域と誘電領域を整合させるが、例えば集積キャパシタを製造するために、一般に、第1導電層(12)を有する基板が提供され、次に第1導電層上に誘電層(14)を形成し、その後誘電層(16)上に第2導電層を形成する。第2導電層の第1領域はその後除去され、誘電層の第1領域を暴露し、次に第1導電層の第1領域を露出させるために除去される。この工程から、導電および誘電層の第1領域は被覆層をマスクとして用いて各々除去し、これらの層の残余の第2領域は同じ空間に広がって存在する。

請求項（抜粋）：

第1および第2領域を含む第1導電層を有する基板を提供する段階と、 前記第1導電層に誘電材料を付加し、その上に誘電層を形成する段階と、 前記誘電層に第2導電層を付加する段階と、 前記第2導電層の第1領域を除去して前記誘電層の第1領域を暴露し、前記第2導電層の第2領域が残余し前記誘電層の第2領域を被覆する段階と、 前記誘電層の第1領域を除去して前記第1導電層の前記第1領域を暴露し、前記誘電層の第2領域が残余し前記第1導電層の第2領域を被覆する段階と、その後、 前記第1導電層の前記第1領域を除去する段階から成り、その結果前記第1導電層、前記誘電層、および第2導電層の第2領域が同じ空間に広がっていることを特徴とする回路基板を製造する方法。

IPC (3件)：

H01G 4/33 ,  H01L 21/822 ,  H01L 27/04

FI (2件)：

H01G 4/06 102 ,  H01L 27/04 C

Fターム (9件)：

5E082EE05 ,  5E082EE37 ,  5E082FG03 ,  5F038AC05 ,  5F038AC15 ,  5F038AC17 ,  5F038AC19 ,  5F038EZ15 ,  5F038EZ20

引用特許：

審査官引用 (2件)

• 高誘電体キャパシタの製造方法
  公報種別：公開公報   出願番号：特願平8-301586   出願人：三星電子株式会社
• 印刷配線板の製造法
  公報種別：公開公報   出願番号：特願平4-080790   出願人：日立化成工業株式会社