半導体装置及び半導体製造方法

発明者：
出願人/特許権者：
代理人 (1件)：松田正道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-353073
公開番号（公開出願番号）：特開平11-186402
出願日： 1997年12月22日
公開日（公表日）： 1999年07月09日
要約：

【要約】【課題】 DMOSFETにおいて、半導体装置の製造に要するコストを増すことなく、ドレインのコンタクト窓とドレインコンタクト層の互いのマスク合わせずれを見込んだマージンを考慮する必要をなくし、ドレインコンタクト層を小さくし、素子サイズを縮小した優れた半導体製造方法を実現する。【解決手段】半導体基板200上のDMOSFET形成領域上にドレイン層201を形成し、次に、ゲート酸化膜204及び第1の多結晶シリコン膜205を形成し、第1の開口窓207を開口する。次に、第2の多結晶シリコン膜209を形成し、ゲート電極211及び、第1の開口窓207を取り囲むような第1の領域212を形成する。

請求項（抜粋）：

半導体基板上に少なくとも1つのDMOSFETを搭載した半導体装置において、前記DMOSFETは、低濃度の第1導電型不純物を含むドレイン層と、前記ドレイン層上にゲート絶縁膜を介して形成された絶縁ゲート電極と、前記絶縁ゲート電極の一方の下部側方の前記ドレイン層に取り囲まれるように形成される前記ドレイン層よりも高濃度の第1導電型不純物を含むドレインコンタクト層と、前記ドレインコンタクト層の上部に形成され、下面がドレインコンタクト層と接し、第1導電型不純物を含む多結晶半導体膜からなる第1の領域と、前記絶縁ゲート電極の他方の下部側方に形成され高濃度の第1導電型不純物を含むソース層と、前記ソース層を取り囲み、かつ前記半導体基板の表面付近の領域で前記絶縁ゲート電極の下方領域の一部にまで達するしきい値制御レベルの第2導電型不純物を含むボディ層とを少なくとも有し、前記DMOSFETの第1の領域の上面は下面よりも面積が大きいことを特徴とする半導体装置。

IPC (3件)：

H01L 21/8234 , H01L 27/088 , H01L 29/78

FI (2件)：

H01L 27/08 102 A , H01L 29/78 301 D

引用特許：

審査官引用 (6件)

特開平1-196160
半導体装置の製造方法
公報種別：公開公報出願番号：特願平2-400106 出願人：富士通株式会社
特開平1-202855

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