特許
J-GLOBAL ID：200903082835855009

半導体記憶装置

発明者：
柴田 昇

柴田 昇 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-209156
公開番号（公開出願番号）：特開2008-034065
出願日： 2006年07月31日
公開日（公表日）： 2008年02月14日
要約：
【課題】閾値電圧分布間のマージンが狭い場合においても確実に記憶データを読み出すことが可能な半導体記憶装置を提供する。【解決手段】制御部は、電圧発生回路により発生された第1レベルCRでの読み出し動作と(S31)、第2レベルCR-xでの読み出し動作により(S32)、ワード線の1つに接続された複数のメモリセルからデータを読み出し、これらデータから第1レベルと第2レベルとの間に含まれるメモリセルの数を求め(S33)、この数が規定値以下である場合、前記第1レベルでの読み出し動作の結果を読み出しデータとする(S35)。【選択図】 図1
請求項（抜粋）：
複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、 前記ワード線、及びビット線の電位を発生する電圧発生回路と、 前記ビット線に接続され、前記メモリセルの書き込みデータ、又は前記メモリセルから読み出されたデータを記憶するデータ記憶回路と、 前記電圧発生回路により発生された第1レベルでの読み出し動作と、第2レベルでの読み出し動作により、前記ワード線の1つに接続された複数のメモリセルからデータを読み出し、これらデータから第1レベルと第2レベルとの間に含まれるメモリセルの数を求め、この数が規定値以下である場合、前記第1レベルでの読み出し動作の結果を読み出しデータとする制御部と を具備することを特徴とする半導体記憶装置。
IPC (3件)：
G11C 16/02 ,  G11C 16/04 ,  G11C 16/06
FI (5件)：
G11C17/00 613 ,  G11C17/00 622E ,  G11C17/00 633B ,  G11C17/00 641 ,  G11C17/00 634G
Fターム (16件)：
5B125BA02 ,  5B125BA19 ,  5B125CA21 ,  5B125DA09 ,  5B125DB02 ,  5B125DB09 ,  5B125EA05 ,  5B125EE04 ,  5B125EE17 ,  5B125EG14 ,  5B125EG17 ,  5B125FA01 ,  5B125FA04 ,  5B125FA05 ,  5B125FA06 ,  5B125FA10
引用特許：
出願人引用 (3件) 審査官引用 (2件)

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