特許

J-GLOBAL ID：200903083000741017

半導体メモリ集積回路及びその製造方法

発明者： 森 誠 一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 吉武 賢次 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-171612
公開番号（公開出願番号）：特開2002-064157
出願日： 2001年06月06日
公開日（公表日）： 2002年02月28日
要約：

【要約】【課題】 周辺回路の特性及び信頼性向上を図った半導体メモリ集積回路とその製造方法を提供する。【解決手段】 セレアレイ領域のトンネル酸化膜21a、周辺回路の高電圧系回路のゲート酸化膜21b及び低電圧系回路のゲート酸化膜21cを最適膜厚で形成し、これらの上を第1層多結晶シリコン膜22で覆う。その後素子分離溝13を形成し、素子分離絶縁膜14を埋め込む。第1層多結晶シリコン膜22はノンドープ膜であり、素子分離後にセルアレイ領域では第2層多結晶シリコン膜24にリンをドープして、第1層多結晶シリコン膜22と第2層多結晶シリコン膜24による浮遊ゲートを形成する。メモリセルの制御ゲートは第3層多結晶シリコン膜28により形成する。周辺回路では第1層多結晶シリコン膜22、第2層多結晶シリコン膜24及び第3層多結晶シリコン膜28の積層膜によりゲート電極を形成し、各トランジスタ領域にそれぞれ最適条件で不純物をイオン注入する。

請求項（抜粋）：

半導体基板と、この半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、前記半導体基板に浮遊ゲートと制御ゲートが積層された電気的書き換え可能な不揮発性メモリセルが配列形成されたセルアレイと、前記半導体基板のセルアレイの周囲に形成された周辺回路とを備え、前記不揮発性メモリセルの浮遊ゲートの少なくとも最下層と、前記周辺回路のトランジスタのゲート電極の少なくとも最下層とが、前記素子分離絶縁膜埋め込み前に堆積されて素子分離絶縁膜に自己整合されて残され且つ、互いに異なる条件で不純物が添加されていることを特徴とする半導体メモリ集積回路。

IPC (7件)：

H01L 21/8247 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 481 ,  H01L 27/10 434 ,  H01L 29/78 371 ,  H01L 27/08 321 D

Fターム (28件)：

5F048AA05 ,  5F048AA07 ,  5F048AB01 ,  5F048BA01 ,  5F048BB07 ,  5F048BB08 ,  5F048BB13 ,  5F048BB16 ,  5F048BC06 ,  5F048BE02 ,  5F048BF06 ,  5F048BF16 ,  5F048BG01 ,  5F048BG13 ,  5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083GA06 ,  5F083GA09 ,  5F083JA35 ,  5F083NA01 ,  5F083NA08 ,  5F083PR36 ,  5F083PR40 ,  5F101BA01 ,  5F101BA29 ,  5F101BB05 ,  5F101BD07

引用特許：

審査官引用 (3件)

• 不揮発性半導体記憶装置およびその製造方法
  公報種別：公開公報   出願番号：特願平9-187539   出願人：株式会社東芝
• 不揮発性半導体記憶装置およびその製造方法
  公報種別：公開公報   出願番号：特願平9-184863   出願人：株式会社東芝
• 半導体メモリデバイス、半導体メモリアレイ、半導体メモリデバイスの製造方法および半導体メモリデバイスの書込み方法
  公報種別：公開公報   出願番号：特願平7-067670   出願人：日本プレシジョン・サーキッツ株式会社, ジェームスティチェン