特許
J-GLOBAL ID：200903000983847728
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-093677
公開番号（公開出願番号）：特開平10-284704
出願日： 1997年04月11日
公開日（公表日）： 1998年10月23日
要約：
【要約】【課題】 溝型素子分離を有する半導体装置において、装置性能を悪化させることなく精度良くアライメントが行える半導体装置およびその製造方法を得る。【解決手段】 半導体基板1の素子形成領域(メモリセル領域11B,周辺回路領域11C)の溝10B及び10Cそれぞれに埋め込まれている埋込シリコン酸化膜2B及び2Cの表面は半導体基板1の表面より少し高くほぼ同程度に形成されているのに対し、溝10Aに埋め込まれている埋込シリコン酸化膜2Aの表面は半導体基板1の表面よりも落ち込んで低く形成される。
請求項（抜粋）：
溝型の素子分離構造によって半導体素子間が素子分離される半導体装置であって、半導体基板と、前記半導体基板に形成され、アライメントマークを有するアライメントマーク領域とを備え、前記アライメントマークは、前記半導体基板の上層部に形成された第1の溝を少なくとも含み、前記半導体基板に形成され、複数の半導体素子及び前記複数の半導体素子間を絶縁分離する素子分離用絶縁膜を有する素子形成領域をさらに備え、前記素子分離用絶縁膜は前記半導体基板の上層部に形成された第2の溝内に充填され、前記第1及び第2の溝の底面の前記半導体基板の表面からの形成深さは同程度に設定され、前記アライメントマークの表面高さを前記半導体基板の表面高さよりも低くすることにより、それら表面の間に段差を設け、前記アライメントマークの上部に上部形成層が形成された場合にも当該上部形成層に前記段差を反映した段差が形成されることを特徴とする、半導体装置。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/76
H01L 27/10 681 D
, H01L 21/76 L
, H01L 27/10 681 F
