特許
J-GLOBAL ID：200903083345175537
半導体集積回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
渡辺 望稔 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-203208
公開番号（公開出願番号）：特開2001-035922
出願日： 1999年07月16日
公開日（公表日）： 2001年02月09日
要約：
【要約】【課題】LSIチップ全体の面積を削減して高集積化し、製造コストを削減することができる半導体集積回路を提供する。【解決手段】トランジスタのゲート電極および拡散領域に、それぞれ1つのコンタクトで接続された端子配線をメタル1配線層に配置し、コンタクトの配置間隔とは独立に決定した配置グリッドに沿って、メタル2およびそれ以上の層の回路配線と接続可能な端子配線接続箇所を、端子配線に設け、端子配線配線を介して回路配線をトランジスタの端子に接続することにより、上記課題を解決する。
請求項（抜粋）：
半導体基板上に、アレイ状に配置された複数の基本セルを含むセルアレイ領域を有し、前記セルアレイ領域は、第1の少なくとも1つの配線層に形成され、一定のピッチを有する配線グリッド点上に回路接続箇所を有する複数の回路配線を含み、前記基本セルのそれぞれは、それぞれが複数の端子を有する複数のトランジスタを含み、該端子の少なくとも一部は、前記配置グリッド点からずれて配置された端子接続箇所を有し、前記基本セルはさらに、前記第1の配線層より下層の、第2の少なくとも1つの配線層に形成された複数の端子配線を含み、前記配置グリッド点からずれて配置された端子接続箇所の少なくとも一部が、対応する該端子配線を介して対応する前記回路接続箇所に接続されていることを特徴とする半導体集積回路。
Fターム (10件)：
5F064AA03
, 5F064DD05
, 5F064DD19
, 5F064DD25
, 5F064EE13
, 5F064EE16
, 5F064EE19
, 5F064EE22
, 5F064EE24
, 5F064EE27
