メモリインターフェイス制御回路

発明者：
出願人/特許権者：
代理人 (1件)：稲垣清
公報種別：公開公報
出願番号（国際出願番号）：特願2005-078407
公開番号（公開出願番号）：特開2006-260322
出願日： 2005年03月18日
公開日（公表日）： 2006年09月28日
要約：

【課題】 DDR2-SDRAMのデータストローブ信号をマスクするマスク信号を生成して、DDR2-SDRAMのグリッジノイズ耐性を改善するメモリインターフェイス制御回路を提供する。【解決手段】メモリインターフェイス制御回路は、DRAMから入力されるデータストローブ信号DQSと読出し開始のタイミングを示す読出しタイミング信号CHKPREとからマスク解除基本信号M0を生成するマスク解除信号生成部と、マスク解除基本信号M0とDRAMの読出しモードを示す読出しモード信号REとからマスク信号DQEを生成するマスク解除信号生成部と、データストローブ信号DQSを遅延した遅延データストローブ信号DQS1とマスク信号DQEとから内部データストローブ信号DQS2を生成するストローブ信号生成部とを備え、内部データストローブ信号DQS2がFIFO回路11のデータ入力に利用される。【選択図】図2

請求項（抜粋）：

ダブルデータレート構成のシンクロナスDRAM(SDRAM)装置からデータを読み出すメモリコントローラのためのメモリインターフェイス制御回路において、前記SDRAM装置のデータストローブ信号と、前記SDRAM装置の読出しタイミングの開始を示す読出しタイミング信号とから、マスク解除基本信号を生成するマスク解除信号生成部と、前記データストローブ信号を遅延して遅延データストローブ信号を生成する遅延回路と、前記遅延データストローブ信号と、前記マスク解除基本信号とに基づいて内部データストローブ信号を生成する内部ストローブ信号生成部と、前記内部データストローブ信号に基づいて読出しデータをラッチするラッチ回路とを備えることを特徴とするメモリインターフェイス制御回路。

IPC (1件)：

G06F 12/00

FI (2件)：

G06F12/00 564D , G06F12/00 597D

Fターム (1件)：

5B060CC01

引用特許：

出願人引用 (1件)

半導体記憶装置
公報種別：公開公報出願番号：特願2000-306775 出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ

審査官引用 (2件)

半導体記憶装置
公報種別：公開公報出願番号：特願2001-240930 出願人：三菱電機株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平11-019831 出願人：日本電気アイシーマイコンシステム株式会社

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