特許

J-GLOBAL ID：200903083731926040

自己同期型パイプラインデータパス回路および非同期信号制御回路

発明者： 藤井 孝治 ,  道関 隆国
出願人/特許権者： 日本電信電話株式会社
代理人 (1件)： 長尾 常明
公報種別：公開公報
出願番号（国際出願番号）：特願平9-061696
公開番号（公開出願番号）：特開平10-247394
出願日： 1997年03月03日
公開日（公表日）： 1998年09月14日
要約：

【要約】【課題】 MT-CMOS回路を自己同期型パイプラインデータパス回路に適用して、その消費電力削減を細かく制御する。【解決手段】 MT-CMOS回路からなる組合せ回路11A、12AをレジスタREG1〜REG3の間に接続し、非同期信号制御回路13Aにより要求信号REQiに対応した活性化信号ST1、ST2を作成し、前記該組合せ回路の11A、12Aの活性化を制御する。特にこの活性化からスリープへの移行は、当該組合せ回路での信号伝搬遅延時間を考慮して監視回路131、132により発生させる要求信号REQ2、REQ3に基づいて行う。

請求項（抜粋）：

入力したデータを処理する少なくとも1個の組合せ回路と、該組合せ回路の入力側および出力側に接続されるレジスタを有し、要求信号に応じて前記レジスタのデータ転送を制御する非同期信号制御回路とを具備する自己同期型パイプラインデータパス回路において、前記組合せ回路を、低しきい値CMOS回路で構成された論理回路部と、高しきい値MOSトランジスタで構成され前記論理回路部への給電を制御する電源制御回路部とからなる多しきい値型CMOS回路で構成し、前記要求信号に対応した活性化信号を作成する手段を具備させて、該活性化信号により前記該組合せ回路の動作/スリープを制御するようにしたことを特徴とする自己同期型パイプラインデータパス回路。

IPC (2件)：

G11C 19/28 ,  G06F 7/00

FI (2件)：

G11C 19/28 D ,  G06F 7/00 A

引用特許：

審査官引用 (4件)

• パワーダウン回路
  公報種別：公開公報   出願番号：特願平5-154615   出願人：日本電信電話株式会社
• 特開平3-286224
  
• 特開平3-286224
  
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平5-231234   出願人：株式会社日立製作所