特許
J-GLOBAL ID：200903083827935814

半導体装置の製造方法

発明者：
皷谷 昭彦

皷谷 昭彦 について

, 
奥野 泰利

奥野 泰利 について

, 
永井 俊彦

永井 俊彦 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-260304
公開番号（公開出願番号）：特開2003-158130
出願日： 2002年09月05日
公開日（公表日）： 2003年05月30日
要約：
【要約】【課題】 絶縁膜と電極又は配線との密着性を十分に保持できるようにすると共に、容量素子の誘電率の低下を防ぐことができるようにする。【解決手段】 容量素子形成用の凹部6が形成された第3の層間絶縁膜5の上に金属層7Aを形成した後、水洗により金属層7Aに対して酸化処理を行なう。これにより、十分に酸化した金属層7Aよりなる密着層7が形成される。その後、密着層7の上に、容量素子の下部電極となるPt膜8Aを形成する。
請求項（抜粋）：
絶縁膜の上に金属層を形成する工程と、酸化力を持つ液体を用いて前記金属層に対して酸化処理を行なうことにより密着層を形成する工程と、前記密着層の上に電極又は配線を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 21/3205 ,  H01L 21/28 301 ,  H01L 21/822 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 27/108
FI (6件)：
H01L 21/28 301 R ,  H01L 21/88 R ,  H01L 27/04 C ,  H01L 27/10 651 ,  H01L 27/10 621 C ,  H01L 27/10 621 B
Fターム (59件)：
4M104AA01 ,  4M104AA05 ,  4M104BB06 ,  4M104BB36 ,  4M104CC05 ,  4M104DD77 ,  4M104EE02 ,  4M104EE16 ,  4M104FF13 ,  4M104GG16 ,  4M104GG19 ,  4M104HH09 ,  5F033HH07 ,  5F033HH35 ,  5F033JJ04 ,  5F033KK01 ,  5F033MM05 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ89 ,  5F033RR03 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033SS26 ,  5F033VV10 ,  5F033VV16 ,  5F033WW02 ,  5F033XX14 ,  5F033XX28 ,  5F038AC05 ,  5F038AC09 ,  5F038AC10 ,  5F038AC15 ,  5F038AC17 ,  5F038AC18 ,  5F038DF05 ,  5F038EZ15 ,  5F038EZ20 ,  5F083AD24 ,  5F083AD43 ,  5F083AD49 ,  5F083GA27 ,  5F083JA02 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA35 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17
引用特許：
出願人引用 (1件) 審査官引用 (2件)

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