特許
J-GLOBAL ID：200903084109745035

半導体装置及びその製造方法

発明者：
稲葉 聡

稲葉 聡 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-011164
公開番号（公開出願番号）：特開平11-214681
出願日： 1998年01月23日
公開日（公表日）： 1999年08月06日
要約：
【要約】【課題】ディープサブミクロン領域において短チャネル効果を抑制し、寄生抵抗、寄生容量及びドレイン接合リーク電流の小さいMISFETを提供する。【解決手段】MISFETのチャネルとエクステンション領域の形成部に浅い凹部を設け、エクステンション領域形成のための浅いイオン注入を浅い凹部の底面に行い、前記凹部に隣接するシリコン基板上にソース・ドレイン領域形成用の深いイオン注入を行い、前記浅いイオン注入と深いイオン注入とのピーク濃度の位置を一致させるようにすれば、短チャネル効果が抑制されソース・ドレイン間の寄生抵抗と寄生容量が小さく、かつ、SALICIDE工程によるドレイン接合リーク電流の小さいMISFETを提供することができる。本発明のMISFETは特に高集積度で高速なCMOS回路からなる半導体装置を高い歩留まりと信頼性の下に提供する手段として好適である。
請求項（抜粋）：
MIS型電界効果トランジスタを備えた半導体装置において、少なくとも半導体基板に形成された凹部と、この凹部の底面に形成されたチャネル領域と、このチャネル領域の両端に接続され、前記凹部の底面に形成されたソース・ドレイン・エクステンション領域と、前記凹部の側面に近接又は隣接し、前記半導体基板表面に沿って深さ方向に形成され、前記ソース・ドレイン・エクステンション領域に接続されたソース・ドレイン領域とを具備し、前記凹部は、そのソース・ドレイン側の側面が凹の曲面状をなすことを特徴とする半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 21/336
FI (2件)：
H01L 29/78 301 S ,  H01L 29/78 301 L
引用特許：
審査官引用 (5件)
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