特許
J-GLOBAL ID：200903084144767793

薄膜トランジスタ及びその製造方法

発明者：
安田 亨寧

安田 亨寧 について

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井樋田 悟史

井樋田 悟史 について

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船木 重浩

船木 重浩 について

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小山 学

小山 学 について

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畠澤 良和

畠澤 良和 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について

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秋田日本電気株式会社

秋田日本電気株式会社 について


代理人 (1件)： 天野 広
公報種別：公開公報
出願番号（国際出願番号）：特願2002-132556
公開番号（公開出願番号）：特開2003-037270
出願日： 2002年05月08日
公開日（公表日）： 2003年02月07日
要約：
【要約】【課題】TFT上部のスペーサや配向膜のチャージアップによるバックゲート効果を抑制し、画素電極部の電圧保持不良を防止する薄膜トランジスタの製造方法を提供する。【解決手段】絶縁性基板1上にゲート絶縁膜3を介して半導体層4a、4bを形成した後、半導体層4a、4bをパターニングしてチャネル部を形成する。次いで、半導体層4a、4bを覆うパッシベーション絶縁膜7を成膜する。チャネル部の形成後、パッシベーション絶縁膜7の成膜前に、第1のガス(例えば、酸素ガス)を用いて第1のプラズマ処理16を施し、さらに、第2のガス(例えば、水素ガス)を用いて第2のプラズマ処理17を施す。
請求項（抜粋）：
絶縁性基板上に少なくとも半導体層を形成する工程を有する薄膜トランジスタの製造方法であって、前記半導体層の形成後に、第1のガスを用いた第1のプラズマ処理を行う過程と、第2のガスを用いた第2のプラズマ処理を行う過程と、を有することを特徴とする薄膜トランジスタの製造方法。
IPC (4件)：
H01L 29/786 ,  H01L 21/316 ,  H01L 21/322 ,  H01L 21/336
FI (5件)：
H01L 21/316 X ,  H01L 21/322 Z ,  H01L 29/78 619 A ,  H01L 29/78 627 E ,  H01L 29/78 618 Z
Fターム (32件)：
5F058BA20 ,  5F058BE10 ,  5F058BF02 ,  5F058BJ03 ,  5F110AA06 ,  5F110BB01 ,  5F110CC07 ,  5F110DD02 ,  5F110EE04 ,  5F110EE44 ,  5F110FF03 ,  5F110FF29 ,  5F110GG02 ,  5F110GG15 ,  5F110GG24 ,  5F110GG44 ,  5F110GG58 ,  5F110HK04 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HK25 ,  5F110HK33 ,  5F110HK34 ,  5F110HK42 ,  5F110HL07 ,  5F110NN04 ,  5F110NN12 ,  5F110NN24 ,  5F110NN35 ,  5F110NN39 ,  5F110QQ25
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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