特許
J-GLOBAL ID：200903084152283240
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
伊藤 洋二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-017445
公開番号（公開出願番号）：特開平10-284626
出願日： 1998年01月29日
公開日（公表日）： 1998年10月23日
要約：
【要約】【課題】 ドレインディスターブを十分に抑制する。【解決手段】 非選択時に、ドレイン8に電圧が印加されたとき形成される空乏層8a領域の基板1表面に接する面と、フローティングゲート3端に形成されたゲートバーズビーク3aとがオーバラップするように、フローティングゲート3とドレイン8との相互位置関係が制御されている。
請求項（抜粋）：
基板(1)上に第1の絶縁膜(2)を介して配置されたフローティングゲート(3)と、前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)と、前記フローティングゲート(3)および前記第1の絶縁膜(2)とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート(5)の一方端に配置されたドレイン(8)と、少なくとも前記コントロールゲート(5)の他方端に配置されたソース(7)とを備える半導体記憶装置において、前記ドレイン(8)と、前記フローティングゲート(5)との前記オーバーラップ部分において、該半導体記憶装置の非選択時に前記第1の絶縁膜(2)にかかる最大電界強度が7MV/cm以下となるように設定されていることを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
