特許
J-GLOBAL ID：200903084165659826

半導体装置の製造方法、半導体装置の設計方法

発明者：
太田 智之

太田 智之 について

, 
勝木 信幸

勝木 信幸 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-395686
公開番号（公開出願番号）：特開2002-198419
出願日： 2000年12月26日
公開日（公表日）： 2002年07月12日
要約：
【要約】【課題】複数のトレンチ12により区画されるダミーパターン13が素子分離領域11に配置された半導体基板上に被研磨膜を形成し、これをCMPにより平坦化するに際し、ディッシング及びエロージョンを抑制し、高い平滑性を実現する。【解決手段】複数のダミーパターン13の上面積および複数のトレンチ12の幅を、被研磨膜の凸部の上面積の総和が周辺領域10の平面積に占める割合(周辺領域10における被研磨膜の占有密度)に基づいて設定する。
請求項（抜粋）：
半導体基板上の第1領域に複数の第1トレンチを形成し、該複数の第1トレンチによって区画された複数のダミーパターンを形成する工程と、前記複数のダミーパターン上に凸部を、前記複数の第1トレンチ上に凹部を備えるように、少なくとも前記第1領域上に被研磨膜を形成する工程と、前記複数の第1トレンチの内部に前記被研磨膜が残存するように、前記複数のダミーパターン上の前記被研磨膜を研磨により除去する工程とを含んでなり、前記複数のダミーパターンの上面積および前記複数の第1トレンチの幅は、前記被研磨膜の凸部の上面積の総和が前記第1領域の平面積に占める割合に基づいて設定されることを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/76 ,  H01L 27/10 481 ,  H01L 27/108 ,  H01L 21/8242
FI (3件)：
H01L 27/10 481 ,  H01L 21/76 L ,  H01L 27/10 681 D
Fターム (18件)：
5F032AA35 ,  5F032AA46 ,  5F032AA47 ,  5F032AA77 ,  5F032BA02 ,  5F032CA11 ,  5F032CA17 ,  5F032DA00 ,  5F032DA03 ,  5F032DA33 ,  5F032DA78 ,  5F083GA27 ,  5F083GA30 ,  5F083LA00 ,  5F083NA01 ,  5F083PR00 ,  5F083PR21 ,  5F083PR40
引用特許：
審査官引用 (3件)

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