特許
J-GLOBAL ID：200903084868666069
マルチバンク構造の半導体メモリ装置
発明者：
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出願人/特許権者：
代理人 (1件)：
高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平8-246385
公開番号（公開出願番号）：特開平9-219091
出願日： 1996年09月18日
公開日（公表日）： 1997年08月19日
要約：
【要約】【課題】 ローアドレスプリデコーダ及びローアドレスプリデコーダの出力線を共有するマルチバンク構造のメモリ装置について、ワード線の活性化、プリチャージ、ビット線センスアンプの感知動作の効率的動作時間制御を行えるようにする。【解決手段】 n個のバンクb1〜bnがローアドレスプリデコーダ30とその出力線5を共有する。そして、ローアドレスサンプリング制御信号RADSABb1〜bnの制御を受けるローアドレスサンプリング回路及びローデコーダ10〜n0と、ビット線感知エネーブル制御信号SAEBb1〜SAEBbnの制御を受けるビット線センスアンプ駆動回路11〜n1と、をもつ。信号RADSABは、システムクロック、バーRAS、バンク選択アドレス信号に応じるローストローブバッファによるバンク選択のための第1制御信号に応じて所定時間後に発生される。信号SAEBは、第1制御信号に応じてローアドレスサンプリング制御信号よりも所定時間遅延後に発生される。
請求項（抜粋）：
システムクロックによるローアドレスの一部をデコードするローアドレスプリデコーダ及び該ローアドレスデコーダの出力線を多数のバンクで共有するマルチバンク構造としたメモリセルアレイを有する半導体メモリ装置において、システムクロック、ローアドレスストローブ信号、及びバンク選択アドレス信号に応じてバンクを選択し、ローアドレスサンプリングのタイミング制御のための第1制御信号を発生するローストローブバッファと、前記第1制御信号に応じて所定時間後に、各バンクのワード線活性化及び非活性化を制御するためにローアドレスサンプリング制御信号を発生するローアドレスサンプリング制御信号発生回路と、前記ローアドレスサンプリング制御信号に従ってローアドレスプリデコーダの出力信号をラッチする各バンクのローデコーダと、を備えることを特徴とする半導体メモリ装置。
FI (2件)：
G11C 11/34 362 H
, G11C 11/34 362 C
